JP3151002B2 - 半導体装置および製造方法 - Google Patents

半導体装置および製造方法

Info

Publication number
JP3151002B2
JP3151002B2 JP16826491A JP16826491A JP3151002B2 JP 3151002 B2 JP3151002 B2 JP 3151002B2 JP 16826491 A JP16826491 A JP 16826491A JP 16826491 A JP16826491 A JP 16826491A JP 3151002 B2 JP3151002 B2 JP 3151002B2
Authority
JP
Japan
Prior art keywords
forming
film
storage electrode
trench
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16826491A
Other languages
English (en)
Other versions
JPH0521712A (ja
Inventor
秀則 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP16826491A priority Critical patent/JP3151002B2/ja
Publication of JPH0521712A publication Critical patent/JPH0521712A/ja
Application granted granted Critical
Publication of JP3151002B2 publication Critical patent/JP3151002B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
静電容量素子が組込まれた半導体装置および製造方法に
関するものである。
【０００２】
【従来の技術】集積回路の高密度化，高速化に伴って、
容量素子の小型化，大容量化が求められている。限られ
た基板表面積において容量素子の面積を増す方法として
は、シリコンに溝を掘るトレンチ方式（例えば、H.Suna
mi et al:IEEE Electron Device Lett.EDL-4(1983)P90-
91），トランジスタなどの上に容量素子を重ねるスタッ
クド方式（例えば、Y.Takemane et al:ISSCC Dig.Tech.
Papers(1985)PP250-251）、さらに容量素子の電極を何
層にも積み上げたフィン構造方式（例えば、T.Ema et a
l.IEDM Tech Dig.(1988)PP592-595 ）等が提案されてい
る。
【０００３】図１１はＤ−ＲＡＭに用いられている従来
のトレンチキャパシタの模式的断面図である。このキャ
パシタはＰ型基板２１上に形成されたトレンチの内壁面
に形成されたｎ+ 層２２を蓄積電極とし、絶縁膜２３を
はさんでトレンチ中に埋め込まれているポリ−Ｓｉ２４
を対向電極としている。このような構成のトレンチキャ
パシタでは基板の内部にキャパシタを形成するためキャ
パシタ面積を大きくとることができる。また、素子表面
の段差が小さいため、配線パターン出しやコンタクトホ
ールのエッチングなどを容易に行える。
【０００４】しかし、キャパシタ面積を大きくして静電
容量を大きくするためには、より深いトレンチの形成を
必要とするため、トレンチエッチングの形状コントロー
ルが困難になってくる。
【０００５】図１２はＤ−ＲＡＭに用いられいるフィン
構造を有するキャパシタの模式的断面図である。このキ
ャパシタはフィン状に積み上げられたポリ−Ｓｉの蓄積
電極３２と、この電極３２を絶縁膜３３を介して取り囲
む対向電極３４とから形成されている。このようなフィ
ン構造のキャパシタでは基板にトレンチを形成するなど
新しい技術を導入する必要がなく工程も比較的簡単であ
り、またトレンチキャパシタに比べてα線ソフトエラー
に強いという特長をもっている。
【０００６】しかし、キャパシタ容量を大きくするため
には、フィンを多層に積層する必要があり、その結果、
素子表面の表面段差が大きくなってしまう。この段差は
露光時の焦点深度やエッチングにとって大きな負担とな
り、段差によって生じる高アスペクト比のコンタクトは
配線の低抵抗化および高信頼化に深刻な問題をもたら
す。
【０００７】
【発明が解決しようとする課題】本発明は、上述した技
術的課題に鑑みてなされたものであり、その目的とする
ところは小型でも大静電容量を有し、かつ平面性にも優
れた静電容量素子を高集積度で有する半導体装置および
製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基体に形成されたト
レンチの内側面および底面の導電層およびトレンチ底部
よりトレンチ上部に向けて延びるＡｌ層をそれぞれ蓄積
電極とし、該蓄積電極に近接して形成された電極を対向
電極とするキャパシタを含み、さらに前記蓄積電極とし
てのＡｌ層はアルキルアルミニウムハイドライドと水素
を利用したＣＶＤ法により前記半導体基体上に選択的に
Ａｌを成長させたものであることを特徴とする。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基体にトレンチを形成する工程と、該トレンチの
内側面および底面に第１蓄積電極を形成する工程と、該
トレンチの底面に形成された第１蓄積電極の一部からト
レンチ上部に向けて第２蓄積電極を形成する工程と、前
記第１および第２蓄積電極に絶縁体層を介して対向電極
の一部からトレンチ上部に向けて第２蓄積電極を形成す
る工程と、前記第１および第２蓄積電極に絶縁体層を介
して対向電極を形成する工程とを含み、さらに前記両蓄
積電極の形成工程のうち、少なくとも前記第２蓄積電極
の形成工程はＡｌおよびＡｌを含む金属をＣＶＤ法によ
り成長させて行うことを特徴とする。好ましくは、前記
絶縁体層は堆積させたＡｌ層表面を酸化処理して形成し
た酸化アルミニウム膜である。好ましくは、前記第２蓄
積電極の形成工程はアルキルアルミニウムハイドライド
のガスと水素ガスとを利用したＣＶＤ法により行うもの
で、さらに好ましくは前記アルキルアルミニウムハイド
ライドはジメチルアルミニウムハイドライドである。あ
るいは、本発明にもとづく半導体装置の製造方法は、半
導体基体にトレンチを形成する工程と、該トレンチの底
面の一部からトレンチ上部に向けて第１蓄積電極を形成
する工程と、トレンチ側面、底面および第１蓄積電極の
表面に、第２蓄積電極を形成する工程と、第２蓄積電極
に絶縁体層を介して対向電極を形成する工程とを含むこ
とを特徴とする。好ましくは、前記蓄積電極の形成工程
のうち、少なくとも前記第１蓄積電極の形成工程は、Ａ
ｌまたはＡｌを含む金属をＣＶＤ法により成長させて行
う。好ましくは、前記絶縁体層は、前記第２蓄積電極の
表面を酸化処理して形成した酸化アルミニウム膜であ
る。好ましくは、前記第１蓄積電極の形成工程は、アル
キルアルミニウムハイドライドのガスと水素ガスとを利
用したＣＶＤ法により行うもので、さらに好ましくは前
記アルキルアルミニウムハイドライドはジメチルアルミ
ニウムハイドライドである。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００１１】（実施例１）図１，２および３に本発明の
半導体装置の製造方法の一実施例としての工程フローを
示す。
【００１２】露出したＰ型Ｓｉ単結晶基板１の（１０
０）面に厚さ５０００ÅのＳｉＯ2 膜２を形成し、これ
をマスクとして、反応性イオンエッチング（ＲＩＥ）を
用いて直径約１．５μｍ，深さ約２．０μｍのトレンチ
を形成した。エッチングガスとしてはＣＦ2 Ｃｌ2 を用
いた。次にトレンチの内壁面および底面、さらにＳｉＯ
2 膜２にＡｓ+をイオン注入し、１０００℃，１５分間
の熱処理を行い第１蓄積電極としてのｎ+ 層３を形成し
た（図１における（Ａ）参照）。
【００１３】さらに、ＬＰＣＶＤによって基板１の表面
に厚さ約２５０ÅのＡｌ結晶を堆積させた。ＬＰＣＶＤ
はトリイソブチルアルミニウムを原料ガスとして２６０
℃，０．５Ｔｏｒｒで熱分解して行った。次いでウエハ
全体に３％クロム酸を用いて陽極酸化を行いＡｌ結晶を
すべて酸化し、絶縁体層としてのＡｌ2 Ｏ3 膜４ａを形
成した（図１における（Ｂ）参照）。ここでの陽極酸化
の実施条件は温度４０℃，電圧３０Ｖ，電流密度０．４
Ａ／ｄｍ2 とした。
【００１４】次に、Ａｌ2 Ｏ3 膜４ａの表面全体に厚さ
０．２μｍのポリＳｉ層５をＬＰＣＶＤの方法によって
形成した（図１における（Ｃ）参照）。
【００１５】次に、ＲＩＥによってトレンチ底部のポリ
Ｓｉ層５およびウエハ表面のＡｌ2Ｏ3 膜４ａをエッチ
ングしてｎ+ 層３の表面を露出させた（図２における
（Ａ）参照）。
【００１６】次いで、再びＬＰＣＶＤ法によってトレン
チ側面および底面にＡｌ2 Ｏ3 膜４ａに連続してＡｌ結
晶を堆積させたのち、前記と同様に新たなＡｌ結晶を酸
化し、Ａｌ2 Ｏ3 膜全体をＡｌ2 Ｏ3 膜４ｂとした（図
２における（Ｂ）参照）。
【００１７】次に、ＲＩＥによってトレンチ底部のＡｌ
2 Ｏ3膜４ｂをエッチングし、Ｓｉｎ+ 層３を露出させ
た（図２における（Ｃ）参照）。
【００１８】その後、アルキルアルミニウムハイドライ
ドのガスと水素を利用した後述のＣＶＤ法によってｎ+
層３のＳｉ上にのみＡｌ結晶を選択的に堆積させて第２
蓄積電極としてのＡｌ層６を形成した（図３における
（Ａ）参照）。原料ガスとしては、ジメチルアルミニウ
ムハイドライド（以下ＤＭＡＨと略す）、反応ガスとし
て水素ガス、全圧力を１．５Ｔｏｒｒ，ＤＭＡＨ分圧を
５．０×１０-3Ｔｏｒｒとしてハロゲンランプによる直
接加熱によってウエハを２９０℃に加熱して行った。
【００１９】次に、３％クロム酸を用いて陽極酸化を行
いＡｌ層の上部をＡｌ2 Ｏ3 膜４ｂに一体のＡｌ2 Ｏ3
に変えた。次いで、ウエハ表面にＣＶＤ法によって対向
電極としてのＡｌ層７を堆積して本発明に係るキャパシ
タを有する半導体装置を得た（図３における（Ｂ）参
照）。
【００２０】すなわち、トレンチ側面および底面のＳｉ
ｎ+ 層３と選択成長させたＡｌ層６を蓄積電極にもち、
その間に位置しているポリＳｉ５およびＡｌ層７を対向
電極とするキャパシタが得られた。
【００２１】なお、上述の実施例では絶縁膜としてＡｌ
を酸化して形成したＡｌ2 Ｏ3 膜４ｂを用いたが、この
Ａｌ2 Ｏ3 膜４ｂに代えてＳｉＯ2 膜，Ｓｉ3 Ｎ4 膜ま
たはこれらの複合膜を用いてもよい。この場合、前記の
Ａｌ堆積および酸化によりＡｌ2 Ｏ3 層４を作成する工
程に替えて、これらＳｉＯ2 ，Ｓｉ3 Ｎ4 等の膜を、Ｃ
ＶＤや熱酸化，熱窒化などにより形成する工程を行えば
良い。
【００２２】ここで、アルキルアルミニウムハイドライ
ドと水素を用いたＡｌの選択的な堆積（以下、選択Ａｌ
−ＣＶＤと略す）について説明する。
【００２３】まず、上記Ａｌ層６および７に用いられる
金属としては、Ａｌの他にＡｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａ
ｌ−Ｓｉ−Ｔｉ，Ａｌ，Ａｌ−Ｓｉ，Ｃｕ等のＡｌを主
成分とする合金、Ｃｕ，Ｍｏ，Ｗあるいはそれらの合金
を用いることができる。特に、電極取り出しのためにコ
ンタクトホール内を埋める場合には、後述するＡｌ−Ｃ
ＶＤ法を用いることが好ましい。絶縁膜としては、ＣＶ
Ｄ法やスパッタリング法による酸化シリコン膜，窒化シ
リコン膜，ＰＳＧ（リンシリケートガラス）膜，ＢＰＳ
Ｇ（ボロンリンシリケートガラス）膜等の無機材料やポ
リイミド膜等の有機材料が好ましく用いられる。絶縁膜
上に配線層を形成するには、ＣＶＤ法，スパッタリング
法等によって絶縁膜の全面に金属層を形成した後、フォ
トッリソグラフィによって所定の配線形状にパターニン
グしてもよく、あるいは、あらかじめ絶縁膜表面の所定
部分をプラズマに曝して改質し、改質された表面部分に
のみ、金属を選択的に堆積させてもよい。
【００２４】（成膜方法）本発明による電極の形成に好
適な成膜方法について以下に説明する。
【００２５】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある（以下Ａｌ−ＣＶＤ法と称する）。
【００２６】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ2ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。
【００２７】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う間接加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
【００２８】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
【００２９】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。
【００３０】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
【００３１】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ4 ，Ｓｉ2 Ｈ6 ，Ｓ
ｉ3 Ｈ8 ，Ｓｉ（ＣＨ3 ）4 ，ＳｉＣｌ4 ，ＳｉＨ2 Ｃ
ｌ2，ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ4 ，ＴｉＢｒ4 ，Ｔｉ（ＣＨ3 ）4 等のTi原子を含む
ガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7 Ｏ
2 ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19Ｏ
2 ）2 ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ
（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。
【００３２】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。
【００３３】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。
【００３４】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
【００３５】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。
【００３６】図４ないし図６に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。
【００３７】この金属膜連続形成装置は、図４に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１，第１の成膜室としてのＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，第２の成膜室としてのスパッタ
室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ2 雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりバブリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
Ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲＦエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ2 に置換するように構成されてい
る。
【００３８】図５は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図４と同じ部分については同一符号とする。図５の装
置が図４の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。
【００３９】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。
【００４０】上記構成の金属膜連続形成装置は、実際的
には、図６に示すように、搬送室３２６を中継室として
前記ロードロック室３１１，ＣＶＤ反応室３１２，ＲＦ
エッチング室３１３，スパッタ室３１４，ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図７中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２，ＲＦエッチング室３１３，スパッ
タ室３１４，ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。
【００４１】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。
【００４２】図８は本発明による電極および配線を形成
する為の成膜手順を説明する為の模式的斜視図である。
【００４３】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。
【００４４】次に、図５及び図８を参照しながら具体的
に説明する。まず基体の用意をする。基体としては、例
えば単結晶Ｓｉウエハ上に各口径の開孔の設けられた絶
縁膜が形成されたものを用意する。
【００４５】図８における（Ａ）はこの基体の一部分を
示す模式図である。ここで、４０１は伝導性基体として
の単結晶シリコン基体、４０２は絶縁膜（層）としての
熱酸化シリコン膜である。４０３および４０４は開孔
（露出部）であり、それぞれ口径が異なる。
【００４６】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図５をもってすれば次の通りである。
【００４７】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０-8Ｔ
ｏｒｒに排気する。ただし反応室３１２内の真空度は１
×１０-8Ｔｏｒｒより悪くてもＡｌは成膜出来る。
【００４８】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ2 を用いる。
【００４９】第２のガスライン３１９′は反応ガスとし
てのＨ2 用であり、この第２のガスライン３１９′から
Ｈ2 を流し、不図示のスローリークバルブの開度を調整
して反応室３１２内の圧力を所定の値にする。この場合
の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラ
インよりＤＭＡＨを反応管内へ導入する。全圧を略々
１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０-3Ｔ
ｏｒｒとする。その後ハロゲンランプ３３０に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。
【００５０】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ2 （熱酸化シリコン膜）の膜厚と
等しくなるまでの時間であり、実験によりあらかじめ求
めることが出来る。
【００５１】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図８に
おける（Ｂ）に示すように開孔内に選択的にＡｌ膜４０
５が堆積するのである。
【００５２】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。
【００５３】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０-3Ｔｏｒｒ以下の真空
度に到達するまで排気する。同時に、ＲＦエッチング室
３１３を５×１０-6Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲＦエッチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲＦエッチング室３１３に搬
送し、排気系３１６ｃによりＲＦエッチング室３１３を
１０-6Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後ＲＦエッチング用アルゴン供給ライン３２２により
アルゴンを供給し、ＲＦエッチング室３１３を１０-1〜
１０-3Ｔｏｒｒのアルゴン雰囲気に保つ。ＲＦエッチン
グ用基体ホルダー３２０を２００℃程に保ち、ＲＦエッ
チング用電極３２１へ１００ＷのＲｆパワーを６０秒間
程供給し、ＲＦエッチング室３１３内でアルゴンの放電
を生起させる。このようにすれば、基体の表面をアルゴ
ンイオンによりエッチングし、ＣＶＤ堆積膜の不要な表
面層をとり除くことができる。この場合のエッチング深
さは酸化物相当で約１００Å程度とする。なお、ここで
は、ＲＦエッチング室でＣＶＤ堆積膜の表面エッチング
を行ったが、真空中を搬送される基体のＣＶＤ膜の表面
層は大気中の酸素等を含んでいないため、ＲＦエッチン
グを行わなくてもかなわない。その場合、ＲＦエッチン
グ室３１３は、ＣＶＤ反応室３１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。
【００５４】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０-6Ｔｏｒｒまで排気し、かつ
スパッタ室３１４を５×１０-6Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲＦエッチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。
【００５５】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０-1〜１０-3Ｔｏｒｒのアルゴン雰囲気となし、基体を
載置する基体ホルダー３２３の温度を２００〜２５０℃
程に設定する。そして、５〜１０ｋｗのＤＣパワーでア
ルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０．５
％）等のターゲット材をアルゴンイオンで削りＡｌやＡ
ｌ−Ｓｉ等の金属を基体上に１００００Å／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程であ
る。これを電極と接続する配線を形成する為の第２成膜
工程と称する。
【００５６】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室３１１を５×１０-3Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ2 ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。
【００５７】以上の第２Ａｌ膜堆積工程によれば図８に
おける（Ｃ）のようにＳｉＯ2 膜４０２上にＡｌ膜４０
６を形成することができる。
【００５８】そして、このＡｌ膜４０６を図８における
（Ｄ）のようにパターニングすることにより所望の形状
の配線を得ることができる。
【００５９】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
【００６０】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ2 を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。
【００６１】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０-3Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。
【００６２】その結果を表１に示す。
【００６３】
【表１】
【００６４】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。
【００６５】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。
【００６６】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。
【００６７】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０4 ｃｍ-2、アロイスパイク発生が０〜３０％
となり、開孔内のＡｌ膜の特性は低下した。
【００６８】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。
【００６９】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。
【００７０】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
【００７１】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。
【００７２】このときの熱酸化ＳｉＯ2 膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した
（以下このようなサンプルを“ＣＶＤＳｉＯ2 （以下Ｓ
ｉＯ2 と略す）／単結晶シリコン”と表記することとす
る）。
【００７３】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。
【００７４】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７
０，８０，９０，１００，１１０，１２０，１３０，１
４０，１５０，１６０，１７０は欠番）を作成した。第
１の基体表面材料として単結晶シリコン（単結晶Si），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳ
ｉ），チタンシリサイド（ＴｉＳｉ），アルミニウム
（Ａｌ），アルミニウムシリコン（Ａｌ−Ｓｉ），チタ
ンアルミニウム（Ａｌ−Ｔｉ），チタンナイトライド
（Ｔｉ−Ｎ），銅（Ｃｕ），アルミニウムシリコン銅
（Ａｌ−Ｓｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ
−Ｐｄ），チタン（Ｔｉ），モリブデンシリサイド（Ｍ
ｏ−Ｓｉ），タンタルシリサイド（Ｔａ−Ｓｉ）を使用
した。第２の基体表面材料としてはＴ−ＳｉＯ2 ，Ｓｉ
Ｏ2 ，ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−Ｓ
ｉＮ，ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のよ
うな全サンプルについても上述したサンプル１−１に匹
敵する良好なＡｌ膜を形成することができた。
【００７５】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。
【００７６】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【００７７】（実施例２）図９および図１０に本発明の
半導体装置の製造方法の他の実施例としての工程フロー
を示す。
【００７８】露出した単結晶基板１１の（１００）面に
厚さ５０００ÅのＳｉＯ2 膜１２を形成し、これをマス
クとしてのＣＦ2 Ｃｌ2 を用いたＲＩＥによって直径約
１．０μｍ，深さ約２．０μｍのトレンチ１３を形成し
た（図９における（Ａ）参照）。次に、熱酸化によって
トレンチ内部に厚さ約５０００ÅのＳｉＯ2 からなる酸
化膜１４を形成した（図９における（Ｂ）参照）。この
とき、ＣＶＤ法によって酸化膜１４を形成してもよい。
【００７９】次に、トレンチ底面の酸化膜をＲＩＥによ
ってエッチングし除去して、Ｓｉ基板１１を露出させた
（図９における（Ｃ）参照）。
【００８０】次に前述のＤＭＡＨと水素を用いたＣＶＤ
法によってＡｌを選択的に堆積し、トレンチ内に内柱状
の第１蓄積電極としてのＡｌ層１５を形成した（図１０
における（Ａ）参照）。
【００８１】次にフッ酸によって酸化膜１４を全部除去
し、ひき続いてＣＶＤ法によってウエハ表面全体に第２
蓄積電極としてのＡｌ層１６を堆積した（図１０におけ
る（Ｂ）参照）。このとき第１蓄積電極の表面にも第２
蓄積電極のＡｌ層が堆積する。
【００８２】次に、ウエハ全体を過酸化水素水（Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝１：１）に浸漬してＡｌ層１６の表面に厚
さ約３０Åの絶縁体層としてのＡｌ2 Ｏ3 膜１７を形成
した（図１０における（Ｃ）参照）。このときＡｌを酸
素プラズマで処理するなど、他の方法でＡｌ2 Ｏ3 膜１
７を形成しても良い。
【００８３】次に、Ａｌ2 Ｏ3 膜１７の上にＣＶＤ法に
よってＡｌを堆積し、上部電極１８を形成して本発明に
かかるキャパシタを有する半導体装置を得た（図１０に
おける（Ｃ）参照）。すなわち、トレンチ側面および底
面より成長させたＡｌ層１５および１６をそれぞれ第１
および第２の蓄積電極とし、これら２つの電極の間に位
置したＡｌ上部電極１８を対向電極とするキャパシタが
得られた。
【００８４】なお、上記実施例では、Ａｌ2 Ｏ3 膜１７
を所望の厚さになるように形成したうえで、この上に直
接上部電極１８を形成したが、基板を約３５０℃に加熱
してＮＨ3 ガスとＳｉＨ4 ガスを用いたＣＶＤ法によっ
てＡｌ2 Ｏ3 膜１７の上に第２の絶縁体層としての窒化
シリコン膜を例えば厚さ約１００Å堆積し、さらにＣＶ
Ｄ法によって窒化シリコン膜上に上層のＡｌを堆積し上
部電極１８を形成してもよい。
【００８５】上記２つの実施例においてはトレンチ底部
より成長させたＡｌ領域を蓄積電極として利用できるた
め、従来のトレンチキャパシタと比較した場合、同寸法
のトレンチ中に約２倍のキャパシタ面積を実現すること
ができる。
【００８６】さらに、従来のトレンチキャパシタでは、
電極間の絶縁物質として比誘電率３．９のＳｉＯ2 を用
いていたが、上記実施例のキャパシタによれば、電極間
の絶縁物質として比誘電率１０．０のＡｌ2 Ｏ3 を用い
ることができるので、絶縁物質が同じ膜厚であれば蓄積
容量に必要な面積を従来の約４０％程度に縮小すること
も可能である。
【００８７】
【発明の効果】以上説明したように、本発明によれば、
小型でも大静電容量を有し、かつ平面性に優れた静電容
量素子を高集積度で有する半導体装置を得ることができ
る。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施例とし
ての製造工程フローの一部を示す模式的断面図である。
【図２】図１に示したフローに次ぐフローの一部を示す
模式的断面図である。
【図３】図１および図２に示したフローに次ぐフローを
示す模式的断面図である。
【図４】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図５】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図６】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図７】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図８】本発明による半導体装置の製造方法による配線
層形成の様子を説明するための模式的斜視図である。
【図９】本発明の半導体装置の製造方法の他の実施例と
しての製造工程フローの一部を示す模式的断面図であ
る。
【図１０】図９に示したフローに次ぐフローを示す模式
的断面図である。
【図１１】従来のトレンチセルを示す模式的断面図であ
る。
【図１２】従来のフィン構造セルを示す模式的断面図で
ある。
【符号の説明】
１ 半導体基体 ２ ＳｉＯ2 膜 ３ ｎ+ 層（導電層：第１蓄積電極） ４ａ，４ｂ Ａｌ2 Ｏ3 膜（絶縁体層） ５ ポリＳｉ層（対向電極） ６ Ａｌ層（第２蓄積電極） ７ Ａｌ層（対向電極） １１ 半導体基体 １２ ＳｉＯ2 膜 １３ トレンチ １４ ＳｉＯ2 膜 １５ Ａｌ層（第１蓄積電極） １６ Ａｌ層（第２蓄積電極） １７ Ａｌ2 Ｏ3 膜（絶縁体層） １８ Ａｌ層（対向電極） ２１ Ｐ型Ｓｉ基板 ２２ ｎ+ 層（蓄積電極） ２３ 絶縁膜 ２４ ポリＳｉ層（対向電極） ３１ Ｐ型Ｓｉ基板 ３２ ポリＳｉ層（蓄積電極） ３３ 絶縁膜 ３４ ポリＳｉ層（対向電極） ３１０ａ〜３１０ｆ ゲートバルブ ３１１，３１５ ロードロック室 ３１２ ＣＶＤ反応室 ３１３ ＲＦエッチング室 ３１４ スパッタ室 ３１６ａ〜３１６ｅ 排気系 ３１７ 発熱抵抗体 ３１８ 基体ホルダ ３１９ 原料ガス導入ライン ３１９−１ バブラー ３２０，３２３ 基体ホルダ ３２１ ＲＦエッチング用電極ライン ３２２，３２５ Ａｒガス供給ライン ３２４ａ スパッタターゲット材 ３２４ ターゲット電極 ３２６ 搬送室 ３２７ アーム ３３０ ハロゲンランプ ３３１ 保持ツメ ４０６ Ａｌ膜 ４１０ 単結晶シリコン基体 ４０２ 絶縁膜 ４０３，４０４ 開孔（露出部） ４０５ Ａｌ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/285 301 H01L 21/822 H01L 21/8242 H01L 27/108

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基体に形成されたトレンチの内側
    面および底面の導電層およびトレンチ底部よりトレンチ
    上部に向けて延びるＡｌ層をそれぞれ蓄積電極とし、該
    蓄積電極に近接して形成された電極を対向電極とするキ
    ャパシタを含み、さらに前記蓄積電極としてのＡｌ層は
    アルキルアルミニウムハイドライドと水素を利用したＣ
    ＶＤ法により前記半導体基体上に選択的にＡｌを成長さ
    せたものであることを特徴とする半導体装置。
  2. 【請求項２】 半導体基体にトレンチを形成する工程
    と、 該トレンチの内側面および底面に第１蓄積電極を形成す
    る工程と、 該トレンチの底面に形成された第１蓄積電極の一部から
    トレンチ上部に向けて第２蓄積電極を形成する工程と、 前記第１および第２蓄積電極に絶縁体層を介して対向電
    極の一部からトレンチ上部に向けて第２蓄積電極を形成
    する工程と、 前記第１および第２蓄積電極に絶縁体層を介して対向電
    極を形成する工程とを含み、さらに前記両蓄積電極の形
    成工程のうち、少なくとも前記第２蓄積電極の形成工程
    はＡｌおよびＡｌを含む金属をＣＶＤ法により成長させ
    て行うことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記絶縁体層は堆積させたＡｌ層表面を
    酸化処理して形成した酸化アルミニウム膜であることを
    特徴とする請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記第２蓄積電極の形成工程はアルキル
    アルミニウムハイドライドのガスと水素ガスとを利用し
    たＣＶＤ法により行うことを特徴とする請求項３記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記アルキルアルミニウムハイドライド
    はジメチルアルミニウムハイドライドであることを特徴
    とする請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 半導体基体にトレンチを形成する工程
    と、該トレンチの底面の一部からトレンチ上部に向けて
    第１蓄積電極を形成する工程と、トレンチ側面、底面お
    よび第１蓄積電極の表面に、第２蓄積電極を形成する工
    程と、第２蓄積電極に絶縁体層を介して対向電極を形成
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 前記蓄積電極の形成工程のうち、少なく
    とも前記第１蓄積電極の形成工程は、ＡｌまたはＡｌを
    含む金属をＣＶＤ法により成長させて行うことを特徴と
    する請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記絶縁体層は、前記第２蓄積電極の表
    面を酸化処理して形成した酸化アルミニウム膜であるこ
    とを特徴とする請求項６記載の半導体装置の製造方法。
  9. 【請求項９】 前記第１蓄積電極の形成工程は、アルキ
    ルアルミニウムハイドライドのガスと水素ガスとを利用
    したＣＶＤ法により行うことを特徴とする請求項６記載
    の半導体装置の製造方法。
  10. 【請求項１０】 前記アルキルアルミニウムハイドライ
    ドはジメチルアルミニウムハイドライドであることを特
    徴とする請求項９記載の半導体装置の製造方法。
JP16826491A 1991-07-09 1991-07-09 半導体装置および製造方法 Expired - Fee Related JP3151002B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16826491A JP3151002B2 (ja) 1991-07-09 1991-07-09 半導体装置および製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16826491A JP3151002B2 (ja) 1991-07-09 1991-07-09 半導体装置および製造方法

Publications (2)

Publication Number Publication Date
JPH0521712A JPH0521712A (ja) 1993-01-29
JP3151002B2 true JP3151002B2 (ja) 2001-04-03

Family

ID=15864791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16826491A Expired - Fee Related JP3151002B2 (ja) 1991-07-09 1991-07-09 半導体装置および製造方法

Country Status (1)

Country Link
JP (1) JP3151002B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776660A (en) * 1996-09-16 1998-07-07 International Business Machines Corporation Fabrication method for high-capacitance storage node structures
KR20010059548A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 제조방법
KR101068576B1 (ko) * 2010-07-28 2011-09-30 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US8779488B2 (en) 2011-04-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6045176B2 (ja) 2011-04-15 2016-12-14 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JPH0521712A (ja) 1993-01-29

Similar Documents

Publication Publication Date Title
JP3067263B2 (ja) 半導体装置およびその製造方法
US5250467A (en) Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JP2895166B2 (ja) 半導体装置の製造方法
KR910007108B1 (ko) 알루미늄 또는 알루미늄 화합물로 구성된 적어도 2개의 도체층을 포함하는 반도체 집적회로 및 그 제조방법
EP0459770B1 (en) Method for producing a semiconductor device with gate structure
JPH09148268A (ja) 半導体装置の製造方法
JPH11150084A (ja) 半導体装置および基板上への非晶質窒化硅素チタンの形成方法
US7709376B2 (en) Method for fabricating semiconductor device and semiconductor device
US6218223B1 (en) Process for producing electrode for semiconductor element and semiconductor device having the electrode
JPH10116905A (ja) 半導体装置の製造方法
JP2790362B2 (ja) 半導体装置
JP3151002B2 (ja) 半導体装置および製造方法
US5302855A (en) Contact electrode structure for semiconductor device
JP2863277B2 (ja) 半導体装置、その製造方法およびアライメント法
JPH08222568A (ja) 銅配線製造方法、半導体装置、及び銅配線製造装置
JP2726438B2 (ja) 薄膜形成装置
JPH04192422A (ja) 半導体装置およびその製造方法
JPH0521384A (ja) 半導体装置および製造方法
JP3067264B2 (ja) 半導体装置
JP2849194B2 (ja) 半導体装置およびその製造方法
JP3201318B2 (ja) 半導体装置の製造方法
JP2895167B2 (ja) 半導体装置およびその製造方法
JPH06120355A (ja) 半導体装置の製造方法
JPH0461219A (ja) 半導体装置、その製造方法およびアライメント法
JPH0451525A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees