JPH0451525A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー光電変換装
置、信号処理装置等の半導体集積回路装置およびその製
造方法に関し、特にその多層配線構造に関するものであ
る。

［従来の技術］ 近年高集積化への努力としてゲート長がサブミクロンオ
ーダーのＭＯＳ　トランジスタの開発等、微細加工され
た機能素子の実用化が望まれている。

例えばゲート長が０．８μｍのＭｏｓトランジスタでは
素子の占める面積は２０μｍ２程であり高集積化に好適
なものとなっている。

しかしながら、従来の構成ではＭＯＳ　トランジスタや
バイポーラトランジスタ等の機能素子の微細化が進み高
集積化されたとしても、充分に良好な特性が得られ難か
った。これは、従来微細な機能素子形成法に係る問題点
と考えられており、必然的に製造プロセスの改良に重点
がおかれていた。

しかし、本発明者らが素子構造および製造プロセスを詳
細に研究し検討を重ねてきた結果、配線の構成を工夫す
ることで歩留りが大きく向上しかつ性能も向上してくる
ことが判明した。

第８図に従来の配線構造の一例を示す。この例は２層配
線構造を示したもので、半導体基体２１の表面に形成さ
れた絶縁層２２に設けられたコンタクトホール２３Ａ、
　２３Ｂを充填しかつ絶縁層２２上に配線された第１の
配線層２４、および第１の配線層２４上に形成された層
間絶縁膜２５に設けられたスルーホール２６Ａ、　２６
Ｂを充填しかつ層間絶縁膜２６上に配線された第２の配
線層２７を有する。この構造は次のような工程によって
作られる。すなわち、まず半導体基体２２にＢＰＳＧ（
ボロン−リン−シリケートガラス）膜２２をＣＶＤ法に
よって堆積させる。次にＢＰＳＧ膜２２上２２上トレジ
スト層を形成し、フォトリングラフィによってパターニ
ングし、ＢＰＳＧ膜２２全２２チングして所定位置にコ
ンタクトホール２３Ａ、２３Ｂを開口する。次にＡρま
たはＡｊ２−Ｓｉ合金をスパッタリングしてコンタクト
ホール２３Ａ。

２３Ｂ内を充填し、かつＢＰＳＧ膜２２上２２上−Ｓｉ
膜を形成し、パターニングを行って第１の配線層２４を
形成する。次にプラズマＣＶＤ法または常圧ＣＶＤ法に
よって、Ｐ−３ｉＯ膜またはＰＳＧ　（リンシリケート
ガラス）膜を配線層２４上に形成して層間絶縁膜２５と
する。その後レジストバターニングおよびエツチングに
よって、第１の配線層２４に達するスルーホール２６Ａ
、２６Ｂを開口する。そして、スパッタリングによって
スルーホール２６Ａ、　２６Ｂを充填し、さらに層間絶
縁膜２５の全面を覆うようにｉまたはＡρ−３ｉ合金を
堆積する。最後にＡρまたはＡρ−３ｉ合金膜をバター
ニングして、第２の配線層２７を形成する。

このようにして作製された第８図の配線構造は、コンタ
クトホールおよびスルーホール内に堆積されたＡβまた
はＡρ−Ｓｉ合金に凹部が生ずる。コンタクトホールお
よびスルーホールのエツジ部分の配線層の厚さは薄くな
って配線抵抗の増加をもたらし、時には断線を生じる。

さらに第１の配線層２４上に形成された層間絶縁膜２５
にも、コンタクトホール２３Ａ、　２３Ｂ上で段差を生
じる。その結果、第２の配線層２７にもコンタクトホー
ル２３Ａ上の部分で凹部を生じ、抵抗増または段差切れ
を生ずる危険がある。またコンタクトホール上で層間絶
縁膜２５が平坦でないために、スルーホール２６Ｂをコ
ンタクトホール２３Ｂ上に開口するための露光工程で焦
点が合わず、その結果、スルーホール２６Ｂの寸法が設
計値より太き（なってしまう。

［発明が解決しようとする課題］ このように、従来技術では配線層および絶縁膜に段差が
生ずるのを避けることができず、このことが配線の信頼
性を悪化させる原因となっている。しかもこの傾向は配
線が多層化すればする程、また集積回路が高密度化して
コンタクトホール　スルーホールのアスペクト比が大き
くなればなる程増加する。従来、ＳＯＧ　（スピンオン
グラス）。

エッチバック等の平坦化技術も用いられているが、従来
の技術ではコンタクトホール、スルーホール内に金属を
堆積充填する際、完全な平坦化を行うことはできなかっ
た。

本発明はこのような従来の問題を解決し、配線抵抗が減
少し、かつ配線切れがなく、さらに高密度配線の可能な
半導体装置を提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するために、本発明による半導体
装置は半導体基体の主面上に形成された絶縁膜のコンタ
クトホールを介して該半導体基体に接続する第１配線層
と、該第１配線層上に形成された少なくとも一層の層間
絶縁膜のそれぞれの表面上に設けられ、かつそれぞれの
層間絶縁膜のスルーホールを介してそれぞれ下層の配線
層と接続する少なくとも一層の配線層とを有する半導体
装置において、前記少なくとも一層の層間絶縁膜の少な
くとも一層は、その表面の凹凸が充填物によって充填さ
れ、平坦化されていることを特徴とする。

本発明製造方法は半導体基体の主面上に形成された絶縁
膜のコンタクトホールを介して該半導体基体に接続する
第１配線層と、該第１配線層上に形成された少なくとも
一層の層間絶縁膜のそれぞれの表面上に設けられ、かつ
それぞれの層間絶縁膜のスルーホールを介してそれぞれ
下層の配線層と接続する少なくとも一層の配線層とを有
する半導体装置の製造方法において、前記絶縁膜に前記
コンタクトホールを形成した後、前記コンタクトホール
内に選択的に導電材料を堆積させ、次いで、前言己コン
タクトホール上および前記絶縁膜上に導電材料を堆積さ
せた後バターニングを行って前記第１配線層を形成する
工程と、前記第１配線層上に少なくとも一層の層間絶縁
膜を形成し、該受なくとも一層の層間絶縁膜のそれぞれ
に前記スルーホールを形成した後、該スルーホール内に
選択的に導電材料を堆積させ、次いで前記スルーホール
上および前記層間絶縁膜上に導電材料を堆積させた後バ
ターニングを行って少なくとも一層の配線層を形成する
工程と、前記少なくとも一層の層間絶縁膜のうちの少な
くとも一層の表面の凹凸を埋める平坦化層を設ける工程
とを含み、前記少なくとも一層の配線層のうちの一つの
形成工程を前記平坦化層を設ける工程に引きつづいて行
うことを特徴とする。

［作　用］ 本発明においては、新規なＣＶＤ法による金属堆積技術
とＳＯＧ法を併用しているので、配線形成時に、コンタ
クトホール、スルーホールに対応した段差が生じない。

その結果、配線抵抗は減少し、かつ配線切れを生ずるこ
とがない。さらに、半導体基板表面に凹凸がな（なるこ
とにより、基板表面に、レジストパターンが忠実に形成
でき、焦点が一定にあうことにより、より、微細化され
た、高密度配線を形成することができる。

［実施例］ 以下に図面を参照して本発明の詳細な説明する。

第１図は本発明の好ましい実施態様例として、３層配線
構造を有する半導体装置を示したものである。この半導
体装置は、ＭＱＳ　トランジスタ、バイポーラトランジ
スタ等の機能素子が形成されている半導体基体１９層間
絶縁膜２，６．１０および配線層５，９．１３を具えて
いる。機能素子の電極と第１の配線層５は絶縁膜２に開
口されたコンタクトホール内に堆積された金属によって
、第１の配線層５と第２の配線層９との間および第２の
配線層９と第３の配線層１４との間は、それぞれ絶縁膜
６および１０に開口されたスルーホール内に堆積された
金属８および１３によって接続されている。

３層目の絶縁膜１０の表面の凹凸は絶縁体１１で埋めら
れ、完全に平坦化されている。即ち、絶縁膜に設けられ
た開口を選択堆積により金属を埋め込む工程と、該絶縁
膜及び該埋込まれた金属上に配線を形成する工程と、該
配線上に更に絶縁膜を形成する工程と、を繰り返し行い
、そのうち絶縁膜の形成の際にＳＯＧ法等により平坦化
する工程を含ませるものである。金属層４．８および１
３は後に詳しく説明する特別なＣＶＤ法によってコンタ
クトホール内あるいはスルーホール内に選択的に堆積さ
れて開口部を埋めつ（す。その結晶性は良く、表面は平
坦である。従ってその上に形成された絶縁膜も平坦であ
って、露光時に焦点がずれることがないので、開口部の
寸法が設計値と異なることもなく、絶縁膜に形成された
配線に凹部を生ずることもない。

従って本発明による半導体装置では、段差にもとづ（配
線切れはもとより、配線抵抗の増大をまね（こともなく
、かつ高密度配線が可能である。

電極取り出しおよび配線に用いられる金属としては、Ａ
ｌ２　、Ａｌ２−３Ｌ、　Ａｌ２−Ｔｉ、　Ａｌ２−Ｃ
ｕ。

Ａｌ２−３ｉ−Ｔｉ、　ＡＡ−Ｃｕ等のＡｌ２を主成分
とする合金、Ｃｕ、　Ｍｏ、　Ｗあるいはそれらの合金
を用いることができる。特に電極取出しの為に開孔内を
埋める場合には後述するＡ℃−ＣＶＤ法を用いることが
好ましい。絶縁膜としては、ＣＶＤ法やスパッタリング
法による酸化シリコン窒化シリコン膜、　ＰＳＧ膜。

ＢＰＳＧ膜等の無機材料やポリイミド膜等の有機材料が
好ましく用いられる。絶縁膜上に配線層を形成するには
、ＣＶＤ法、スパッタリング法等によって絶縁膜の全面
に金属層を形成した後、フォトリングラフィによって所
定の配線形状にパターニングしてもよ（、あるいは、あ
らかじめ絶縁膜表面の所定部分をプラズマに曝して改質
し、改質された表面部分にのみ、金属を選択的に堆積さ
せてもよい。絶縁膜表面の凹凸を埋めて平坦化するため
の絶縁体としては下地の絶縁膜との密着性の良いものが
必要であり、絶縁膜が酸化シリコン、窒化シリコン、　
ＰＳＧ、　ＢＰＳＧなどからなる場合は酸化シリコンが
好ましく用いられる。特にシラノール類の溶液を絶縁膜
上にスピンコーティングし、低温で焼成して酸化シリコ
ンとする方法が好ましく用いられる。焼成後、エッチバ
ック操作を加えることが好ましい。

なお、第１図には３層配線構造の例を示したが、配線層
数がこれに限られないことは言うまでもない。さらにこ
の例ではＳＯＧによる平坦化を最上層の絶縁膜について
行っているが、任意の絶縁膜について平坦化を行い得る
ことも明らかである。

本発明に適用可能な充填物としてはＳＯＧ法により形成
される酸化シリコンがある。

例えばシラノール化合物（ＲｎＳｉ　（ＯＨ）　４−ゎ
）を溶媒に溶かし必要に応じて添加剤が含まれた液体で
ある。

シラノール化合物としてはＳｉ（ＯＨ）４やＣＨｉＳｆ
　（ＯＨ）　ｘが含まれているものも含む。

溶媒としては、プロピレングリコールモノプロピルエー
テルや酢酸エチル（ＣＨ−ＣＯＯＣ２Ｈ８）やエタノー
ル（Ｃ，Ｈ，ＯＨ）の少なくとも１つを用いることがで
きる。

添加剤としてはＰ２Ｏ，やＢ２０．がある。

（成膜方法） 本発明による電極取り出しおよび配線の形成に好適な成
膜方法について以下に説明する。

この方法は、上述した構成の電極および配線を形成する
為に開孔ｔ＼導電材料を埋め込むのに適した成膜方法で
ある。

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである（
以下Ａρ−ＣＶＤ法と称する）。

特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）またはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）を用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ１膜を堆積することが出来る。ここで、Ａ４選択
堆積の際には直接加熱または間接加熱により基体の表面
温度をアルキルアルミニウムハイドライドの分解温度以
上４５０℃未満に保持することが好ましく、より好まし
くは２６０℃以上４４０℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡβ膜を形
成することができる。例えば、Ａρ膜形成時の基体表面
温度をより好ましい温度範囲である２６０℃〜４４０℃
とした時、３００人〜５０００人／分という抵抗加熱の
場合よりも高い堆積速度で良質な膜が得られるのである
。このような直接加熱（加熱手段からのエネルギーが直
接基体に伝達されて基体自体を加熱する）の方法として
は、例えば、ハロゲンランプ、キセノンランプ等による
ランプ加熱があげられる。また、間接加熱の方法として
は抵抗加熱があり、堆積膜を形成すべき基体を支持する
ための堆積膜形成用の空間に配設された基体支持部材に
設けられた発熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡβ
の単結晶が形成される。このｌは電極／配線材料として
望まれるあらゆる特性に優れたものとなる。即ち、ヒル
ロックの発生確率の低減、アロイスパイク発生確率の低
減が達成されるのである。

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質の八βを選択的に形成でき、かつその
Ａｌ２が結晶性に優れているが故に下地のシリコン等と
の共晶反応によるアロイスパイクの形成等がほとんどみ
られないか極めて少ないものと考えらる。そして、半導
体装置の電極として採用した場合には従来考えられてき
たｌ電極の概念を越えた従来技術では予想だにしなかっ
た効果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡｌ２は
単結晶構造となることを説明したが、この１−ＣＶＤ法
によれば以下のよりなＡｌ２を主成分とする金属膜をも
選択的に堆積でき、その膜質も優れた特性を示すのであ
る。

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて ５１）１４．５ＬＪｓ　　、５ｉＪａ　　、５Ｌ（ＣＨ
３）＋、　５ｉＣＩ２．　．５ＬＨ２Ｃρｚ　、　５ｉ
ＨＣｆｆｉ等のＳｉ原子を含むガスや、ＴｉＣｊ２４　
、　ＴｉＢｒ４．　Ｔｉ（ＣＨｓ）４等のＴｉ原子を含
むガスや、 ビスアセチルアセトナト銅Ｃｕ（ＣｓＨ７０□）、ビス
ジピバロイルメタナイト銅Ｃ１１（Ｃ＋＋Ｈ＋ｓＯ□）
２、ビスヘキサフルオロアセチルアセトナト銅Ｃｕ　（
（：ａＨＦ６０□）２等のＣｕ原子を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、例
えばＡＡ　−３Ｌ、　Ａ１１−Ｔｉ、Ａｌ２−Ｃｕ、Ａ
ｌ−５ｔ−Ｔｉ、　　Ａρ＝ＳＬ−Ｃｕ等の導電材料を
選択的に堆積させて電極を形成してもよい。

また、上記Ａｔ−ＣＶＤ法は、選択性に優れた成膜方法
であり且堆積した膜の表面性が良好であるために、次の
堆積工程に非選択性の成膜方法を適用して、上述の選択
堆積したＡｌ膜および絶縁膜としてのＳｉＯｘ等の上に
もＡｌ又はＡｌ２を主成分とする金属膜を形成すること
により、半導体装置の配線として汎用性の高い好適な金
属膜を得ることができる。

このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡｌ２．　　Ａｌ−Ｓｉ、Ａｌ２−Ｔｉ
　、Ａｌ２−　Ｃｕ、　　Ａｌ２−３Ｌ−Ｔｉ、Ａｎ−
Ｓｉ−Ｃｕと非選択的に堆積したＡｌ２　、Ａｌ２−５
ｉ、Ａｎ−Ｔｉ、Ａｌ−Ｃｕ、　Ａｆｆ　−５ｉ−Ｔｉ
、Ａ＆−５ｉ−Ｃｕとの組み合わせ等である。

非選択堆積のための成膜方法としては上述した１−ＣＶ
Ｄ法以外のＣＶＤ法やスパッタリング法等がある。

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。

第２ないし４図に上述した成膜方法を適用するに好適な
金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１θａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１　、
第１の成膜室としてのＣＶＤ反応室３１２゜Ｒｆエツチ
ング室３１３、第２の成膜室としてのスパッタ室３１４
、ロードロック室３１５とから構成されており、各室は
それぞれ排気系３１６ａ〜３１６ｅによって排気され減
圧可能に構成されている。ここで前記ロードロック室３
１１は、スループット性を向上させるために堆積処理前
の基体雰囲気を排気後にＨ２雰囲気に置き換える為の室
である。次のＣＶＤ反応室３１２は基体上に常圧または
減圧下で上述したＡｌ−ＣＶＤ法による選択堆積を行う
室であり、成膜すべき基体表面を少な（とも２００℃〜
４５０℃の範囲で加熱可能な発熱抵抗体３１７を有する
基体ホルダ３１８が内部に設けられるとともに、ＣＶＤ
用原料ガス導入ライン３１９によって室内にバブラー３
１９−１で水素によりバブリングされ気化されたアルキ
ルアルミニウムハイドライド等の原料ガスが導入され、
またガスライン３１９°より反応ガスとしての水素ガス
が導入されるように構成されている。次のＲｆエツチン
グ室３１３は選択堆積後の基体表面のクリーニング（エ
ツチング）をＡｒ雰囲気下で行う為の室であり、内部に
は基体を少なくとも１００℃〜２５０℃の範囲で加熱可
能な基体ホルダ３２０とＲｆエツチング用電極ライン３
２１とが設けられるとともに、Ａｒガス供給ライン３２
２が接続されている。次のスパッタ室３１４は基体表面
にＡｒ雰囲気下でスパッタリングにより金属膜を非選択
的に堆積する室であり、内部に少な（とも２００℃〜２
５０℃の範囲で加熱される基体ホルダ３２３とスパッタ
ターゲツト材３２４ａを取りつけるターゲット電極３２
４とが設けられるとともに、Ａｒガス供給ライン３２５
が接続されている。最後のロードロック室３１５は金属
膜堆積完了後の基体を外気中に出す前の調整室であり、
雰囲気をＮ２に置換するように構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第２図と
同じ部分については同一符号とする。第３図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ３１２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。

このような構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。

上記構成の金属膜連続形成装置は、実際的には、第４図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１　、　ＣＶＤ反応室３１２、Ｒｆエツチ
ング室３１３、スパッタ室３１４、ロードロツタ室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロック室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつＢＢ力方向伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第５図中に矢印で示すよう
に、基体を工程に従って順次ロードロック室３１１から
ＣｖＤ室３１２　、　Ｒｆエツチング室３１３、スパッ
タ室３１４、ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順に
ついて説明する。

第６図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０℃〜４５０℃に保持して。

アルキルアルミニウムハイドライドとしてＤＭＡＨのガ
スと水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔
内の半導体が露出した部分に選択的にＡβを堆積させる
。もちろん前述したようにＳｉ原子等を含むガスを導入
してＡβ−Ｓｉ等のｌを主成分とする金属膜を選択的に
堆積させてもよい。次にスパッタリング法により選択的
に堆積したＡＩ２．および絶縁膜上にＡで又はＡβを主
成分とする金属膜を非選択的に形成する。その後、所望
の配線形状に非選択的に堆積した金属膜をパター三ング
すれば電極および配線を形成することが出来る。

次に、第３図及び第６図を参照しながら具体的に説明す
るまず基体の用意をする。基体としては、例えば単結晶
Ｓｔウェハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図である。

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。

基体上への第１配線層としての電極となるＡＩ２成膜の
手順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としてお（。そして、排気系３１６ｂ
により反応室３１２内をほぼ１×１０−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はＩ　Ｘ　１０
−’Ｔｏｒｒより悪くても八２は成膜出来る。

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。

第２のガスライン３１９°は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９°からＨ２を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい。ＤＭＡ＋（ラインよりＤ
ＭＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒ
ｒ　、　ＤＭＡＨ分圧を略々５．ＯＸ　１０−”Ｔｏｒ
ｒとする。その後ハロゲンランプ３３０に通電しウェハ
を直接加熱する。このようにして／ｌを選択的に堆積さ
せる。

所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるＡβ膜の所定の堆積時間
とは、Ｓｉ（単結晶シリコン基体１）上のＡβ膜の厚さ
が、５ｉ０２（熱酸化シリコン膜２）の膜厚と等しくな
るまでの時間であり、実験によりあらかじめ求めること
が出来る。

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にＡｌ２膜４０５が堆積するので
ある。

以上をコンタクトホール内に電極を形成する為の第１成
膜工程と称する。

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５　Ｘ　１０−”Ｔｏｒｒ以下の真空度に到
達するまで排気する。同時に、Ｒｆエツチング室３１３
を５　Ｘ　１０−’Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエツチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエツチング室３１３に搬
送し、排気系３１６ｃによりＲｆエツチング室３＋３を
１Ｏ−６Ｔｏｒｒ以下の真空度に達するまで排気する。

その後Ｒｆエツチング用アルゴン供給ライン３２２によ
りアルゴンを供給し、Ｒｆエツチング室３１３を１０−
１〜１０−”Ｔｏｒｒのアルゴン雰囲気に保つ、　Ｒｆ
エツチング用基体ホルダー３２０を２００℃程に保ち、
Ｒｆエツチング用電極３２１へ１００ＷのＲｆパワーを
６０秒間程供給し、　Ｒｆエツチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエツチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ツチング深さは酸化物相当で約１００金属度とする。な
お、ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表面
エツチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
ｆエツチングを行わなくてもかなわない。その場合、Ｒ
ｆエツチング室３１３は、ＣＶＤ反応室１２とスパッタ
室３１４の温度差が大きく異なる場合、温度変化を短時
間で行なうための温度変更室として機能する。

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後、アルゴンの流入を停止し、Ｒｆエツチング室
３１３内のアルゴンを排気する。Ｒｆエツチング室３１
３を５　Ｘ　１０−”Ｔｏｒｒまで排気し、かつスパッ
タ室３１４を５　Ｘ　１０−”Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲｆエツチング室３１３からスパック室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様に１０−１〜１０
−”Ｔｏｒｒのアルゴン雰囲気となし、基体を載置する
基体ホルダー３２３の温度を２００〜２５０℃程に設定
する。そして、５〜１０ｋｗのＤＣパワーでアルゴンの
放電を行い、ＡｌやＡｌ−３ｉ　　（Ｓｔ：０．５％）
等のターゲツト材をアルゴンイオンで削り　ＡｌやＡｌ
−Ｓｉ等の金属を基体上に１００００人／分程の堆積速
度で成膜を行う。この工程は非選択的堆積工程である。

これを電極と接続する配線を形成する為の第２成膜工程
と称する。

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。

ロードロック室３１１を５　Ｘ　１０−”Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロツ
タ室３１１にＮ２ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。

以上の第２１膜堆積工程によれば第６図（Ｃ）のように
ＳｉＯ□膜４０膜上０２上膜４０６を形成することがで
きる。

そして、このＡρ膜４０６を第６図（ＤＪのようにバタ
ーニングすることにより所望の形状の配線を得ることが
できる。

（実験例） 以下に、上記Ａｌ−ＣＶＤ法が優れており、かつそ゛れ
により開孔内に堆積したＡｌ２がいかに良質の膜である
かを実験結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人のＳｉＯ□を形成し０．２５μｍＸ
０．２５μｍ角から１００μ＆×１００μｍ角の各種口
径の開孔をパターニングして下地のＳｉ単結晶を露出さ
せたものを複数個用意した。（サンプルこれらを以下の
条件によるＡｌ−ＣＶＤ法により　Ａｊ２膜を形成した
。原料ガスとしてＤＭＡＨ１反応ガスとして水素、全圧
力を１．５Ｔｏｒｒ　、　ＤＭＡＨ分圧を５．０×１０
−”Ｔｏｒｒという共通条件のもとで、ハロゲンランプ
に通電する電力量を調整し直接加熱により基体表面温度
を２００ ℃〜４９０ ℃の範囲で設定し成膜を 行った。

その結果を表１に示す。

（以下余白） 表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａρが開孔内に３０００〜５０００人
／分という高い堆積速度で選択的に堆積した。

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
Ａρ膜の特性を調べてみると、炭素の含有はなく、抵抗
率２．８〜３．４μΩｃｍ、反射率９０〜９５％、Ｉｕ
ｍ以上のヒロック密度がＯ〜１０であり、スパイク発生
（０，１５μｍ接合の破壊確率）がほとんどない良好な
特性であることが判明した。

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干悪いも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえず、スルーブツトも７〜１０枚／Ｈと比較的低かっ
た。

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μｍ以上のヒロック密度が１０〜１０’
　ｃｍ−”、アロイスパイク発生が０〜３０％となり、
開孔内のＡρ膜の特性は低下した。

次に上述した方法がコンタクトホールやスルーポールと
いった開孔にいかに好適に用いることができるかを説明
する。

即ち以下に述べる材料からなるコンタクトホール／スル
ーホール構造にも好ましく適用されるのである。

上述したサンプルｌ−１に＋ｌを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にＡ℃膜
を形成した。

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりバターニ
ングを行い、単結晶シリコン表面を部分的に吐出させた
。

このときの熱酸化ＳｉＯ□膜の膜厚は８０００人、単結
晶シリコンの露出部即ち開口の大きさは０．２５μｍＸ
０．２５μｍ　〜１００ｇｍ　Ｘ　　１００μｍであっ
た。このようにしてサンプルｌ−２を準備した。（以下
このようなサンプルを“ＣＶＤ５ｉＯ□（以下ＳｉＯ□
と略す）／単結晶シリコン”と表記することとする）。

サンプル１−３は常圧ＣＶＴＩによって成膜したボロン
ドープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン
、 サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、 サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、 サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−ＳｉＮと略す）／単結晶シリコン、サンプ
ル１−７は熱窒化膜（以下Ｔ−３ｉＮと略す）／単結晶
シリコン、 サンプル１−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−ＳｉＮと略す）／単結晶シリコン、サンプル
１−９はＥＣＲ装置によって成膜した窒化膜（以下ＥＣ
Ｒ−ＳｉＮと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１−１−１７９　（注意：サンプル番号１−
１０．２０．３０．４０．５０．６０．７０．８０．９
０．１００　、１１０　、１２０．１３０　、１４０　
、１５０．１６０．１７０、は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ）　
、多結晶シリコン（多結晶Ｓｉ）　、非晶質シリコン（
非晶質Ｓｉ）　、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）　、チタンシリサイド（ＴｉＳｉ）　、アルミニ
ウム（Ａρ）、アルミニウムシリコン（Ａｒ２−３ｉ　
）　、チタンアルミニウム（Ａβ−Ｔｉ　）　、チタン
ナイトライド（Ｔｉ−Ｎ）、銅（（：Ｕ）　、アルミニ
ウムシリコン銅（Ａ℃−５ｉ−Ｃｕ）　、アルミニウム
パラジウム（Ａｊ２−　Ｐｄ）　、チタン（Ｔｉ）　、
モリブデンシリサイド（Ｍｏ−３Ｌ　）、タンタルシリ
サイド（Ｔａ−Ｓｉ）を使用した。第２の基体表面材料
としてはＴ−３ｉＯ□、　ＳｉＯ□、　ＢＳＧ　。

ＰＳＧ　、　ＢＰＳＧ、　Ｐ−３ｉＮ　、　Ｔ−ＳｉＮ
　、　ＬＰ−ＳｉＮ、　ＥＣＲ−３ｉＮである。以上の
ような全サンプルについても上述したサンプル１−１に
匹敵する良好なＡｒ１膜を形成することができた。

次に、以上のように八ρを選択堆積させた基体に上述し
たスパッタリング法により非選択的にＡＰを堆積させて
バターニングした。

その結果、スパッタリング法によるＡｌ２膜と、開孔内
の選択堆積したＡｌ２．膜とは、開孔内のｌ膜の表面性
がよいために良好な電気的にも機械的にも耐久性の高い
コンタクト状態となっていた。

（以下余白） 第７図を参照して第１図に示した半導体装置の製造方法
を説明する。

まずＭＯＳ　ｌ−ランジスタまたはバイポーラトランジ
スタ等の機能素子が形成されている半導体基体１の表面
に大気中のＣＶＤ法によって厚さ０．５〜０．７μｍの
ＢＰＳＧ膜２を形成した。堆積条件は基体温度３００〜
４００℃、ガス流量ＳｉＨ，０，５〜１．Ｏ３ＬＭ。

ＰＨ，０，５〜１．Ｏ３ＬＭ、　Ｂ、Ｈ，１，０〜２．
Ｏ３ＬＭ、　０．１５〜２０ＳＬＭ、　Ｎ、　２０〜３
０ＳＬＭであった。次に平行平板型エツチング装置を使
用し、ガス流量ＣＦ、　２０〜６０ＳＣｆｌ；Ｍ　ＣＨ
Ｆｍ　２０〜６０ＳＣＣＭ　Ａｒ　２００〜６００ＳＣ
ＣＭ、ガス圧力０．８〜２．０Ｔｏｒｒ、ＲＦ３００〜
７００Ｗ、−使用周波数３００〜５００ＫＨｚの条件で
エツチングを行い、各機能素子からの電極を取り出すた
めのコンタクトホール３を開口した。ついで、基体温度
を２７０℃とし、ＤＭＡＨ，ＳｉＨ，およびＨ２を用い
、前述したＣＶＤ法によってＡｆｆ−３ｔをコンタクト
ホール３内に選択的に堆積した。コンタクトホール３内
がＡｌ２−５ｉによって埋めつ（された後、スパッタリ
ング等の公知の方法でＡ４−５ｉ膜をＢＰＳＧ膜２の全
面に０．５〜０．８μｍの厚さ堆積し、フォトリングラ
フィの手法によって所定の配線形状にバターニングして
、配線層５とした。（第７図（ａ））なお、配線層５の
形状は、ＢＰＳＧ膜２の全面をプラズマに曝しまたは全
面に電子ビームを照射してＢＰＳＧ膜の表面を改質し、
ＣＶＤ法によってＡｌ２−Ｓｉを堆積させ、バターニン
グを行うことによって、あるいはＢＰＳＧ膜２の表面の
所定部分のみを改質し、その表面上にのみＡｌ２−３ｉ
を選択的に堆積することによって行うこともできる。

つぎに、ＰＥ−ＣＶＤ（Ｐｌａｓ＋ｏａ　Ｅｎｈａｎｃ
ｅｄ　ＣＶＤ）または、ＡＰ−ＣＶＤ（Ａｔｏｍｏｓｐ
ｈｅｒ　Ｐｒｅｓｓｕｒｅ　ＣＶＤＩ法により、配線層
５およびＢＰＳＧ膜２を覆って層間絶縁膜６としてＰ−
３ｉＯ膜または、ＰＳＧ膜を０．５〜１．０μｍ堆積さ
せ、コンタクトホール３の形成と同じエツチング条件に
よってスルーホール７を配線層５上に開口した。（第７
図（ｂ））次に前述した選択堆積法によってＡＱ−Ｓｉ
８をスルーホール７内に選択的に堆積し、さらにＰＳＧ
膜６上にスパッタリング法などによって非選択的にＡｌ
２−３ｉを堆積し、バターニングして第２の配線層９を
形成した。（第７図（Ｃ）） 次に層間絶縁膜６と同様に、ＰＥ−ＣＶＤ法またはＡＰ
−ＣＶＤ法によってＰ−ＳｉＯ膜またはＰＳＧ膜からな
る厚さ０．５〜０．８μｍの層間絶縁膜１０を形成した
。

その後層間絶縁膜ｌＯの表面に生じた凹凸を５ＯＧ（ｓ
ｐｉｎ　ｏｎ　ｇｌａｓｓ）法によって平坦化した。す
なわち、スピンコーターを使用し、シラノール化合物の
有機溶剤（アルコール、ケトン等）溶液を回転数３，０
００〜６．ＯＯＯｖｐｍで１５〜３０ＳｅＣ塗布した。

回転塗布時にＩＰＡ（イソプロピルアルコール）のバッ
クリンスを行った。塗布後、ホットプレートを用いて半
導体基体を８０〜２００℃に１〜３分間加熱して低温ベ
ーキングを行い、ＳＯＧ膜１１を焼成した。

ベーク後のＳＯＧ膜（酸化シリコン膜）の厚さは０．３
〜１．０μｍであり、層間絶縁膜との密着性は極めて良
好であった。これによって層間絶縁膜ｌＯの表面の凹凸
はほとんどなくなり、平坦な表面が得られた。さらに余
分のＳＯＧ膜を除去し、膜厚を減少させるために表面全
体をエッチバックしてもよい。このときのエッチバック
条件は、ガス流量ＣＦ４５０〜１１００５ＣＣＣＨＦｌ
ｌ５〜３０ＳＣＣＭ、Ａｒ　４００〜６００ＳＣＣＭ、
圧力　１．０〜２．０Ｔｏｒｒ、ＲＦ　Ｐｏｗｅｒｌｏ
ｏ　−３００Ｗ、使用周波数３００〜５００ＫＨｚとす
れば、これによって表面は完全に平坦化できる。（第７
図（ｄ）） 次に層間絶縁膜１０に、スルーホール内に堆積したＡＱ
−３ｉ８または第２の配線層９に達するスルーホール１
２を開口した。（第７図（ｅ））最後に上述したＤＭＡ
Ｈ，ＳｉＨ４およびＨ２を用いたＣＶＤ法によラチスル
ーホール１２内にＡｌ２−３ｉ１３を選択的に堆積し、
平坦な表面の全面に非選択的に八〇−Ｓｉを堆積し、バ
ターニングして第３の配線層１４を形成した。

このようにして第１図に示した半導体装置が作製された
。この半導体装置では絶縁膜に設けられた開口部は金属
によって完全に充填され、さらに絶縁膜の表面はＳＯＧ
法によって平坦化されており、従って配線層は段差によ
る抵抗の増大も段差切れも生ずることはない。

［発明の効果］ 以上説明したように、本発明によれば、新規な１！−Ｃ
ＶＤ法および平坦化のためのＳＯＧ法を用いることによ
り、下２の効果がある。

（Ｌ）　　配線形成時に、コンタクトホール、スルーホ
ールに対応した段差が生じないため、Ａ℃またはＡＡ−
３ｉの配線抵抗は減少し、かつステップカバレージも良
好なものとなる。

（２）　　半導体基板表面に凹凸がな（なることにより
、基板表面に、レジストパターンが忠実に形成でき、さ
らに焦点が一定にあうことにより、より、微細化された
、高密度配線か形成できる。

【図面の簡単な説明】

第１図は本発明の好ましい実施態様例を説明する模式的
断面図、 第２図〜第５図は本発明による半導体装置の製造方法を
適用するに望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置の製造方法による第１
配線層形成の様子を説明する為の模式的斜視図、 第７図は第１図の実施例の製造法を説明する模式的断面
図、 第８図は従来の半導体装置の配線構造を示す断面図であ
る。 １・・・半導体基体、 ２・・・絶縁膜、 ４．８．１３・・・選択堆積されたＡβ−Ｓｉ、５・・
・第１の配線層、 ６、ｌＯ・・・層間絶縁膜、 ９・・・第２の配線層。 １１・・・ＳＯＧ膜、 １４・・・第３の配線層。 第１図 第４図 第５図 、Ω “０ Φ

Claims (1)

1. 【特許請求の範囲】 １）半導体基体の主面上に形成された絶縁膜のコンタク
   トホールを介して該半導体基体に接続する第１配線層と
   、該第１配線層上に形成された少なくとも一層の層間絶
   縁膜のそれぞれの表面上に設けられ、かつそれぞれの層
   間絶縁膜のスルーホールを介してそれぞれ下層の配線層
   と接続する少なくとも一層の配線層とを有する半導体装
   置において、 前記少なくとも一層の層間絶縁膜の少なくとも一層は、
   その表面の凹凸が充填物によって充填され、平坦化され
   ていることを特徴とする半導体装置。 ２）前記充填物がＳｉ化合物であることを特徴とする請
   求項１に記載の半導体装置。 ３）半導体基体の主面上に形成された絶縁膜のコンタク
   トホールを介して該半導体基体に接続する第１配線層と
   、該第１配線層上に形成された少なくとも一層の層間絶
   縁膜のそれぞれの表面上に設けられ、かつそれぞれの層
   間絶縁膜のスルーホールを介してそれぞれ下層の配線層
   と接続する少なくとも一層の配線層とを有する半導体装
   置の製造方法において、 前記絶縁膜に前記コンタクトホールを形成した後、前記
   コンタクトホール内に選択的に導電材料を堆積させ、次
   いで、前記コンタクトホール上および前記絶縁膜上に導
   電材料を堆積させた後パターニングを行って前記第１配
   線層を形成する工程と、 前記第１配線層上に少なくとも一層の層間絶縁膜を形成
   し、該少なくとも一層の層間絶縁膜のそれぞれに前記ス
   ルーホールを形成した後、該スルーホール内に選択的に
   導電材料を堆積させ、次いで前記スルーホール上および
   前記層間絶縁膜上に導電材料を堆積させた後パターニン
   グを行って少なくとも一層の配線層を形成する工程と、
   前記少なくとも一層の層間絶縁膜のうちの少なくとも一
   層の表面の凹凸を埋める平坦化層を設ける工程とを含み
   、 前記少なくとも一層の配線層のうちの一つの形成工程を
   前記平坦化層を設ける工程に引きつづいて行うことを特
   徴とする半導体装置の製造方法。 ４）前記平坦化層を形成する工程が、シラノールの有機
   溶剤溶液を前記層間絶縁膜の表面に塗布し、焼成する工
   程を含むことを特徴とする請求項３に記載の半導体装置
   の製造方法。 ５）前記コンタクトホール内および前記スルーホール内
   に導電材料を堆積させる工程は、アルキルアルミニウム
   ハイドライドのガスと水素ガスとを利用したＣＶＤ法に
   より行うことを特徴とする請求項３または４に記載の半
   導体装置の製造方法。 ６）前記コンタクトホール内およびスルーホール内に導
   電材料を堆積させる工程は、アルキルアルミニウムハイ
   ドライドのガス、シランガスおよび水素ガスを利用した
   ＣＶＤ法により行うことを特徴とする請求項３または４
   に記載の半導体装置の製造方法。