KR100873450B1 - 복수의 도전성 구조체 레벨을 갖는 집적 회로 장치 및 방법 - Google Patents
복수의 도전성 구조체 레벨을 갖는 집적 회로 장치 및 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 72
- 239000000758 substrate Substances 0.000 claims description 115
- 239000003990 capacitor Substances 0.000 claims description 23
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 239000000654 additive Substances 0.000 claims 1
- 230000000996 additive effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 6
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 114
- 239000010410 layer Substances 0.000 description 62
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 239000000463 material Substances 0.000 description 18
- 238000012545 processing Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 238000004804 winding Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
본 발명에 따르면, 특히 각각의 경우에 세장형 상호연결부(34, 48)가 배치되는 3 이상의 도전성 구조체 레벨(28, 42, 52)을 포함하는 집적 회로 장치가 제공된다. 많은 기술적 효과 및 새로운 적용 가능성이 생기며, 그 결과 통용되는 비아 레벨이 제거된다.
Description
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명한다.
도 1은 집적 회로 장치의 금속배선부(metalization)를 통한 단면도;
도 2는 집적 회로 장치의 금속배선부의 3-차원 도면;
도 3은 금속배선부에 배치된 코일 또는 인덕턴스를 나타내는 도면;
도 4는 금속배선부에 배치된 집적 동축 라인(integrated coaxial line)을 나타내는 도면;
도 5는 금속배선부에 배치된 코일을 나타내는 도면; 및
도 6은 집적 캐패시터를 갖는 금속배선부를 통한 단면도를 나타낸다.
참조 부호 목록
10 집적 회로 장치
12 좌표계
14 x 축
16 y 축
18 z 축
20 반도체 기판
22 콘택 레벨(contact level)
K2 내지 K12 콘택부
24 절연 층
26 보조 층
28 제 1 금속배선부 레벨
30 절연 층
32 보조 층
34 내지 38 상호연결부(interconnect)
B2 내지 B8 저부 영역
D2 내지 D8 최상부 영역
40 비아
42 제 2 금속배선부 레벨
44 절연 층
46 보조 층
48, 50 상호연결부
52 제 3 금속배선부 레벨
54 절연 층
56 보조 층
58 상호연결부
60 제 4 금속배선부 레벨
62 유전체
64 보조 층
66, 68 상호연결부
70 제 5 금속배선부 레벨
72 절연 층
74, 76 상호연결부
80 금속배선부 레벨들
110 회로 장치
112 좌표계
120 반도체 기판
122 콘택 층
M1 내지 M5 금속배선부 레벨
124, 126 상호연결부
A2 내지 A6 섹션
128 내지 134 상호연결부
136 보조 라인
A10 내지 A26 섹션
140 비아
210 회로 장치
212 좌표계
220 기판
M1a 내지 M5a 금속배선부 레벨
221 코일
222 상호연결부
224 비아
226 상호연결부
228 비아
230 상호연결부
232 비아
234 상호연결부
236 비아
A 내지 G 섹션
310 회로 장치
312 좌표계
320 기판
M1b 내지 M5b 금속배선부 레벨
321 동축 라인
322 내지 328 상호연결부
410 회로 장치
412 좌표계
420 기판
M1c 내지 M5c 금속배선부 레벨
421 코일
422 상호연결부
424 비아
425, 426 상호연결부
428 비아
430 상호연결부
432 비아
434 상호연결부
436 비아
a 내지 g 섹션
440 컷아웃(cutout)
442 연결 패드
510 회로 장치
512 좌표계
521 캐패시터
530 내지 580 금속배선부 레벨
582 내지 654 도전성 구조체
본 발명은 기판을 갖고 직접 연속한 3 이상의 도전성 구조체 레벨을 갖는 집적 회로 장치에 관한 것이다. 기판은 특히 단결정 반도체 기판 또는 소위 SOI(silicon on insulator) 기판이다. 또한, 도전성 구조체 레벨은 금속배선부 레벨(metalization level)이라고도 칭해지는데, 그 이유는 그들이 포함하는 도전성 구조체들이 통상적으로 금속 또는 금속 합금, 예를 들어 60 원자 퍼센트 이상의 또는 90 원자 퍼센트 이상의 알루미늄 비율을 갖는 알루미늄 합금 또는 60 원자 퍼센트 이상의 또는 90 원자 퍼센트 이상의 구리 비율을 갖는 구리 합금을 포함하기 때문이다. 하지만, 다른 물질, 예컨대 도핑된 반도체 물질 또한 도전성 구조체들에 적합하다.
도전성 구조체들의 경우, 수평(lateral) 전류 이동을 위한 상호연결부(interconnect)와 수직 전류 이동을 위해 역할하는 소위 비아(via) 또는 콘택부 사이에 구별(distinction)이 행해질 수 있다. 이 경우, 수직방향은 집적 반도체 구성요소들이 배치된 기판의 주 영역에 대해 법선(normal) 방향으로 놓인 방향을 나타낸다. 대안적으로, 수직방향은 법선 방향과 반대인 방향을 의미한다. 수평방향은 법선의 방향에 대해 횡방향으로(transversely) 또는 90°의 각도로 놓인 방향을 의미한다.
도전성 구조체 레벨들 각각은 레벨 또는 평면에 배치된 다수의 도전성 구조 체들을 포함한다. 따라서, 예를 들어 CMP(화학적 기계적 폴리싱) 방법과 같은 현재의 평탄화 방법들은 도전성 구조체 레벨들 사이에 본질적으로 평탄한 계면을 생성한다. 하지만, 생성 공차(production tolerance)와 관련하여 평탄화가 완전히 평탄하지 않는 경우 도전성 구조체 레벨의 지정(designation)이 채택될 수 있다. 개개의 레벨들은 서로 다른 구조체적 특징에 의해, 예를 들어 도전성 구조체 레벨들 간의 특정한 사이층(interlayer) 또는 레벨 저부 영역과 기판 주 영역 간의 특정한 거리에 의해 구분될 수 있다. 이 경우, 상이한 레벨들에 대한 특정한 거리 차이는 저부 영역을 갖는 상호연결부가 배치되는 도전성 구조체 레벨의 상기 저부 영역의 공간 위치에 대해 제조 공차의 2 배만큼 또는 3 배만큼 크다.
도전성 구조체들은 각각 기판 근처의 1 이상의 저부 영역과 기판으로부터 먼 최상부 영역을 포함한다. 저부 영역에 대한 법선 방향은 기판 주 영역에 대한 법선 방향과 반대방향으로 놓인다. 최상부 영역에 대한 법선 방향은 기판 주 영역, 즉 반도체 구성요소, 예컨대 트랜지스터를 포함하는 영역에 대한 법선 방향의 방향으로 놓인다.
도전성 구조체 레벨들 중 하나의 도전성 구조체들의 최상부 영역들은 각각의 경우에 도전성 구조체 레벨의 레벨 최상부 영역에 놓인다. 상기 레벨 최상부 영역은, 예를 들어 평면이다. 도전성 구조체 레벨들 중 하나의 도전성 구조체들의 저부 영역들은 각각의 경우에 도전성 구조체 레벨의 레벨 저부 영역에 놓인다. 상기 레벨 저부 영역도 마찬가지로, 예를 들어 평탄한 영역이다. 평탄한 레벨 최상부 영역 또는 평탄한 레벨 저부 영역으로부터의 편차(deviation)가 발생되며, 예를 들어 그 결과로 인접한 도전성 구조체 레벨들의 도전성 구조체들의 인터메싱(intermeshing)이 유도된다.
도전성 구조체 레벨의 레벨 최상부 영역과 레벨 저부 영역 사이에는, 예를 들어 상기 도전성 구조체 레벨의 도전성 구조체들의 최상부 영역 또는 저부 영역이 배치되는 중간 영역이 존재하지 않는다. 따라서, 특히 듀얼 다마신 기술(dual damascene technique)에 의해 생성된 도전성 구조체들은 상이한 도전성 구조체 레벨들에 배치된다. 또한, 도전성 구조체 레벨은, 예를 들어 패터닝 시 RIE(반응성 이온 에칭) 방법과 같이 생성될 도전성 구조체 레벨로부터 전기 도전성 물질이 또다시 제거되는 싱글 다마신 방법 또는 소위 차감 방법(subtractive method)을 이용하여 생성된다.
각각의 도전성 구조체 레벨의 도전성 구조체들이 배치된 레벨들 또는 평면들은 바람직하게 기판 주 영역에 대해 평행하게 따라서 서로 평행하게 놓인다.
공지된 금속배선부 또는 와이어링(wiring)에 통상적인 것은 배타적으로 비아만을 포함하는 비아 레벨, 상호연결부를 포함하는 상호연결 레벨, 및 적절하다면 비아 또는 소위 랜딩 패드(landing pad)의 대안적인 사용이다. 특히, 이 구성은 회로 장치의 내부 도전성 구조체 레벨들에서 배타적으로 사용된다.
본 발명의 목적은 개선된 전기적 특성을 가지며, 특히 새로운 적용 가능성, 예를 들어 매우 양호한 전기적 특성을 갖는 수동 구성요소(passive component)를 생성할 수 있는 금속배선부를 갖는 집적 회로 장치를 제공하는 것이다.
상기 회로 장치와 관련된 목적은 청구항 제 1 항에 따른 특징을 갖는 회로 장치에 의해 달성된다. 실시형태(development)들은 종속항에 제공된다.
본 발명에 따른 회로 장치의 경우, 직접 연속한 3 이상의 도전성 구조체 레벨들이 존재하며, 3 개의 도전성 구조체 레벨의 각각은 1 이상의 와이어링 상호연결부 또는 다수의 와이어링 상호연결부를 포함한다. 일 구성에서, 와이어링 상호연결부는 각각의 경우에 상호연결부 폭보다 5 배 이상 더 긴 길이를 갖는다. 상호연결부의 길이 및 폭은 모두 수평방향으로 측정된다. 상호연결부가 그 경로(cource)를 따라 상이한 폭을 갖는 경우, 그 섹션 중 하나에서의 상호연결부의 최소 폭이, 예를 들어 기준 폭으로서 선택된다.
집적 회로 장치의 작동 시 와이어링 상호연결부를 통해 전류가 흐르며, 그 결과 와이어링 상호연결부는 필러 구조체(filler structure) 또는 집적 회로 장치의 다른 보조 구조체와 상이하다.
그러므로, 본 발명에 따른 회로 장치는 2 개의 와이어링 상호연결부 레벨들 사이에 배치된 비아 레벨을 나타내지 않는다. 이러한 방식으로, 인접한 도전성 구조체 레벨들의 상호연결부들이 비교적 긴 섹션으로, 예를 들어 섹션 폭보다 10배 더 긴 길이를 갖는 섹션으로 그들의 전체 길이를 따라 서로 접하는 방식으로 배치되는 경우, 높은 퀄리티 팩터(high quality factor)를 갖는 코일, 낮은 접촉 저항을 갖는 캐패시터, 낮은 비반응성 저항을 갖는 작동 전압 라인, 동축 라인(coaxial line) 및 다른 수동 구성요소들은 간단한 방식으로 생성될 수 있다.
더욱이, 일 구성에서, 3 개의 금속배선부 레벨들이 그들의 전체 길이에 비해 짧은 섹션에서만, 예를 들어 그들의 단부에서만 다른 금속배선부 레벨들의 도전성 구조체들에 접하는 각각 상호연결부들을 포함하는 경우, 본 발명에 따른 와이어링은 탁월한 전기적 특성을 갖는다. 이 경우에, 짧다는 것은, 예를 들어 관련 도전성 구조체 레벨에서 상호연결부의 전체 길이의 3 배보다 더 작거나 심지어 10 배보다 더 작다는 것을 의미한다. 모든 측면 상에서 유전체에 접하는 섹션은 섹션들 사이에 놓인다.
상기 구성에서, 3 개의 도전성 구조체 레벨의 중간 것은 중간 와이어링 상호연결부를 포함한다. 그 3 개의 도전성 구조체 레벨 중 기판으로부터 가장 먼 도전성 구조체 레벨은 기판으로부터 먼 와이어링 상호연결부를 포함한다. 그 3 개의 도전성 구조체 레벨 중 기판에 가장 가까운 도전성 구조체 레벨은 기판에 가까운 와이어링 상호연결부를 포함한다. 중간 와이어링 상호연결부, 기판으로부터 먼 와이어링 상호연결부 및 기판에 가까운 와이어링 상호연결부는 각각 섹션을 가지며, 그 최상부 영역 및 그 저부 영역은 또 다른 금속배선부 레벨의 도전성 구조체에 접하지 않는다. 상기 섹션은 상기 섹션의 폭과 적어도 동일하거나 2 배인 길이를 가지나, 바람직하게는 상기 섹션의 폭의 심지어 10 배 또는 심지어 50 배의 길이를 갖는다. 다음의 구성들 중 하나가 각각의 경우에 상기의 와이어링 상호연결부들에 제공된다:
- 와이어링 상호연결부는 관련 도전성 구조체 레벨의 바로 아래에 배치된 도전성 구조체 레벨의 2 이상의 도전성 구조체들에 의해서만 접할 뿐, 위에 놓인(overlying) 도전성 구조체 레벨의 여하한의 도전성 구조체들에 의해서는 접하지 않는다;
- 와이어링 상호연결부는 바로 위에 배치된 도전성 구조체 레벨의 2 이상의 도전성 구조체들에 의해서만 접할 뿐, 아래 놓인(underlying) 도전성 구조체 레벨의 여하한의 도전성 구조체들에 의해서는 접하지 않는다;
- 와이어링 상호연결부는 바로 밑에 배치된 도전성 구조체 레벨의 1 이상의 도전성 구조체와, 바로 위에 배치된 도전성 구조체 레벨의 1 이상의 도전성 구조체에 의해 접한다.
세 가지 모든 가능성은 각각 그들의 최소 폭의 5 배 이상의 길이를 갖는 와이어링 상호연결부를 수반한다. 이 구성들에서, 와이어링 상호연결부는 동일한 방향으로 연장된다. 또 다른 예시적인 실시예에서, 하나의 상호연결부는 3 개의 상호연결부 중 다른 2 개에 대해 횡방향으로, 예를 들어 x 방향으로 연장되는 한편, 다른 2 개의 상호연결부는 y 방향으로 연장된다. 다른 방향으로 연장된 상호연결부는, 예를 들어 3 개의 상호연결부 중 아래, 중간, 또는 위의 상호연결부이다.
다음 구성에서, 중간 와이어링 상호연결부는 접촉 영역에서 기판에 가까운 와이어링 상호연결부 및 기판으로부터 먼 와이어링 상호연결부에 접한다. 접촉 영역은 서로에 대해 수평방향 오프셋(lateral offset)으로 배치된다. 접촉 영역 사이에는 기판으로부터 먼 와이어링 상호연결부 및 기판으로부터 먼 어느 다른 도전성 구조체들에 접하지 않는 최상부 영역을 갖는 중간 와이어링 상호연결부의 섹션이 위치된다. 중간 와이어링 상호연결부의 섹션은 기판에 가까운 와이어링 상호연결부 및 어느 다른 도전성 구조체에 접하지 않은 저부 영역을 갖는다. 중간 와이어링 상 호연결부의 섹션은 상기 섹션의 폭과 동일하거나 2 배, 바람직하게는 상기 폭의 10 배 이상의 길이를 갖는다. 따라서, 비아를 사용하지 않고도, 간단한 방식으로, 수직 방향 및 수평 방향으로, 기판에 가까운 와이어링 상호연결부로부터 제 1 중간 상호연결부를 통해 기판으로부터 먼 와이어링 상호연결부로, 또는 그 반대 방향으로 전류 이동을 보장할 수 있다.
또 다른 실시형태에서, 3 개의 도전성 구조체 레벨들 중 중간 것은 중간 와이어링 상호연결부 이외에도 1 이상의 중간 구성요소 상호연결부를 포함한다.
그 3 개의 도전성 구조체 레벨 중 기판으로부터 가장 먼 도전성 구조체 레벨은 기판으로부터 먼 와이어링 상호연결부 이외에도 기판으로부터 먼 1 이상의 구성요소 상호연결부를 포함한다. 그 3 개의 도전성 구조체 레벨 중 기판에 가장 가까운 도전성 구조체 레벨은 기판에 가까운 와이어링 상호연결부 이외에도 기판에 가까운 1 이상의 구성요소 상호연결부를 포함한다. 중간 구성요소 상호연결부는 구성요소 섹션 내에서 기판으로부터 먼 구성요소 상호연결부에 접한다. 구성요소 섹션에서 중간 구성요소 상호연결부는 기판에 가까운 구성요소 상호연결부에 추가적으로 접한다. 구성요소 섹션은 상기 구성요소 섹션의 폭, 예를 들어 최소 폭의 4 배 이상 또는 10 배 이상 또는 심지어 50 배의 길이를 갖는다. 이러한 구조체들로 인해, 간단한 방식으로 수동 구성요소, 특히 높은 퀄리티 팩터를 갖는 코일, 동축 라인 또는 서로 평행하게 된 상호연결부의 큰 선단면(line cross section)으로 인해 낮은 비반응성 저항을 갖는 라인, 및 수직 캐패시터를 생성할 수 있다.
비용과 처리를 이유로, 다마신 아키텍처(damascene architecture)는 제한된 트랙 단면(track cross section)만을 허용한다(소위 디싱(dishing)의 결과로서의 폭 제한, 비용 처리 기술적 이유로 인한 두께 제한). 이뿐만 아니라, 상호연결부 평면들이 지금까지 개개의 비아들에 의해 연결되었기 때문에, 달성가능한 물리적 파라미터들, 예컨대 코일의 퀄리티 팩터는 본 발명 또는 본 발명의 실시형태들 중 하나를 이용하는 경우만큼 양호하지 않았다.
다음 실시형태에서, 3 개의 도전성 구조체 레벨들의 각각의 도전성 구조체들은 각각 알루미늄 또는 60 원자 퍼센트 이상의 알루미늄을 포함한다. 대안적인 실시형태에서 3 개의 도전성 구조체 레벨의 도전성 구조체들은 각각 구리 또는 60 원자 퍼센트 이상의 구리를 포함한다. 이에 따라, 기술적인 관점에서 잘 처리된 물질로 금속배선부가 제작된다.
본 발명에 따른 회로 장치의 또 다른 실시형태에서 3 개의 도전성 구조체 레벨들은 회로 장치의 내부 도전성 구조체 레벨들이다. 이 실시형태는 내부 도전성 구조체 레벨들의 경우, 양호한 전기적 특성을 갖는, 특히 작은 RC 산물(product)을 갖는 와이어링을 보장하기 위해서 비아 레벨 및 상호연결부 레벨이 교번(alternate)해야 한다는 편견을 극복한다.
다음 실시형태에서, 비아 레벨 및 상호연결부가 교번하는 또 다른 도전성 구조체 레벨이, 예를 들어 그 3 개의 도전성 구조체 레벨 중 기판에 가장 가까운 도전성 기판 레벨과 기판 사이에 배치된다. 하지만, 하부 도전성 구조체 레벨들은 비아와 상호연결부를 포함하는 각각의 레벨로서 구현될 수 있다.
또한, 본 발명은 본 발명 또는 본 발명의 실시형태들 중 하나에 따른 회로 장치를 생성하는 방법에 관한 것이다. 상기 방법에서, 3 개의 도전성 구조체 레벨들은 각각 싱글 다마신 방법에 의해 생성된다. 싱글 다마신 방법에서는, 2 개의 포토리소그래피 방법을 이용하는 듀얼 다마신 방법과는 대조적으로, 각각의 도전성 구조체 레벨의 도전성 구조체들을 격리(take up)시키는 1 이상의 전기 절연성 층들의 증착 후, 절연 층 또는 절연 층들을 패터닝하기 위해 단일 포토리소그래피 방법만이 사용된다. 듀얼 다마신 방법과 대조적으로, 단일 다마신 방법은 더 높은 수율로 수행될 수 있다.
또한, 본 발명은 집적 코일을 갖는 집적 회로 장치, 집적 동축 라인을 갖는 집적 회로 장치 및 캐패시터를 갖는 집적 회로 장치에 관한 것이다. 또한, 이 수동 구성요소들은 비아 레벨 및 상호연결부 레벨이 교번하는 종래의 금속배선부 레벨에 포함될 수도 있다. 하지만, 대안예로서 이러한 수동 구성요소는 상기에 설명된 회로 장치와 함께 기판 상에서, 특히 단결정 기판 상에서, 예를 들어 연속한 복수의 상호연결부 레벨들 내에서 또는 연속한 복수의 상호연결부 레벨 위 또는 아래에서 집적된다.
그러므로, 본 발명 또는 본 발명의 실시형태는 "상호연결부 저항을 감소시키고", "상승된 전류-운반 용량 요건을 만족하며", "열 소실에 견디고", 매우 높은 퀄리티 팩터를 갖는 코일을 실현하며", "수직 캐패시터를 실현하는" 측면에서 양호한 효과를 갖는 처리-기술적인 관점으로부터 용이하게 구현될 수 있는 설계 변화를 제안한다.
본 발명 또는 본 발명의 실시형태에 따른 해결책은 배타적으로 수직 전류 이 동을 위해 역할하는 표준 금속배선부의 개개의 비아들이 단일 다마신 아키텍처로 상호연결부 평면들에 의해 전체적으로 부분적으로 제거되거나 교체된 와이어링을 제공한다. 이는 각각의 금속 층이 이 평면 내에서 수직방향 및 수평방향으로 전류를 운반할 수 있다는 것을 의미한다.
본 발명 또는 본 발명의 실시형태는 다마신 와이어링 아키텍처를 이용하는 모든 반도체 기술들(예를 들어, 구리 금속배선부, 알루미늄 금속배선부, 텅스텐 금속배선부)에 사용될 수 있다. 하지만, 원칙적으로 이는 차감 아키텍처(예를 들어, AL-RIE 반응성 이온 에칭)를 이용하여 수행될 수 있다.
기술적 효과들:
본 발명 또는 본 발명의 실시형태는 상이한 평면 내에서 상당히 큰 단면, 및 - 이로 인해 또한 제거된 개개의 비아로 인해 - 낮은 저항을 갖는 상호연결부를 실현할 수 있다. 또 다른 다양한 기술적 효과들이 이로부터 유도된다:
- 일반적으로, 소위 자동화 어플리게이션(automotive application)에 중요한, 예를 들어 더 높은 전류 및/또는 더 긴 서비스 기간 및/또는 더 높은 작동 온도는 표준 금속배선부에 비해 가능하게 행해질 수 있다.
- "줄 열(Joule Heating)", 즉 높은 작동 전류와 불량한 열 소실의 결과인 상호연결부의 열은, 동일한 전류에 대해 증가된 트랙 단면으로 인한 전류 밀도 및 이에 따른 열이 낮아지므로 상당히 감소된다. 심지어 90 nm 기술에서, 주로 절연된 파워 버스(power bus) 상호연결부에서 "줄 열 기준(Joule heating criterion)"은 순수 DC 기준(직류)보다 더 긴 크기로 이용가능한 전류 밀도를 제한한다.
- 일반적으로, 더 높은 전류 밀도가 가능하다. 종래 기술에 따른 금속배선부에서, 이용가능한 최대 전류 밀도는 흔히 비아 또는 비아/상호연결부 접촉 영역의 전류-운반 용량에 의해 제한된다. 본 발명에 따른 해결책은, 바람직하다면 평면들 간에 접촉 영역이 선택될 수 있다.
- 구리 상호연결부의 저항률(resistivity)이 크게 100 nm 미만의 치수로 증가하는, 즉 본질적으로 하부 평면 내에서 최소 폭으로 나타낸 "크기" 효과의 크기는 본 발명 또는 본 발명의 실시형태에 의해 상당히 감소될 수 있다. 이는 본질적으로 이들 평면 내의 RC 소자가 표준 아키텍처에서보다 더 적은 정도로 상승하며 기계적으로 불안정한 "매우 낮은(ultra-low) k" 유전체 또는 심지어 공기 갭(air gap)의 도입이 중단되거나 전체적으로 회피된다는 것을 의미한다.
본 발명 또는 본 발명의 실시형태는 지금까지 달성되지 않은 물리적 퀄리티 팩터를 갖는 새로운 집적 구성요소 또는 수동 구성요소를 실현할 수 있다:
- 이전의 상호연결부 평면의 2 배 또는 3 배인 매우 두꺼운 금속 층들로, 매우 높은 퀄리티 팩터를 갖는, 특히 낮은 직렬 저항을 갖는 코일을 생성할 수 있다;
- 인터레벨(interleval) 및 인트라레벨(intralevel)에 기초한 낮은 직렬 및 접촉 저항으로 인해 높은 퀄리티 팩터를 갖는 넓은 면적 캐패시턴스를 제공한다;
- 완벽하게 차폐된 동축 라인 또는 예를 들어 1 메가헤르츠 이상 또는 1 기가헤르츠 이상의 RF(무선 주파수) 전송 상호연결부의 실현은 처음으로 신뢰성 있게 행해진다.
본 발명 또는 본 발명의 실시형태는 종래 기술에 비해 더 믿을만하고 더 비 용-효율적인 처리 구현을 허용한다:
- 본 발명 또는 본 발명의 실시형태는 극단적인 경우에 배타적으로 싱글 다마신 아키텍처로만 실현될 수 있는 구성을 유도한다. 따라서, 이는 매우 적은 수의 제조 설치만을 요구하는 단일의 다중 반복 모듈(single multiply repeated module)을 포함한다;
- 결정적(critical)이고 수율-제한적인 처리, 예를 들어 비아 에칭, 클리닝, 높은 종횡비(aspect ratio)를 갖는 필링(filling), 높은 검사(high inspection) 및 재작업 속도는 본 발명 또는 본 발명의 실시형태에서 전체적으로 또는 부분적으로 사용된 위치들에서 또는 평면들에서 불필요하다. 더 높은 수율은 칩당 단가가 더 낮다는 것을 의미한다;
- 와이어링 평면의 전체 개수는 감소될 수 있으며, 이 또한 더 낮은 비용을 유도한다;
- 이전보다 더 긴 접촉 면적이 가능하기 때문에, 금속배선부 내의 더 높은 패킹 밀도(packing density)가 달성될 수 있다. 이러한 이유로, 최소 접촉 면적을 보장하기 위해 패킹 밀도에 부정적인 영향을 주는 바이어스(오버랩)이 요구되지 않는다;
- 더 높은 전류 밀도를 유지하거나 수율을 증가시키기 위해, 흔히 종래 기술에 부과된 "중복(reduntant)" 비아에 대한 요건은, x 및 y 방향으로 최소 치수를 갖는 가능한 가장 적은 수의 개개의 비아가 사용되는 경우, 훨씬 더 용이하고 간단하게, 부연하면 특히 영역의 추가적인 증가 없이 실현될 수 있다;
- 본 발명 또는 본 발명의 실시형태는 수직 치수의 확대에 의한 상호연결부의 단면 확대를 허용하며, 이는 수평 치수가 감소될 수 있으므로 면적 절감과 연관된다;
- 본 발명 또는 본 발명의 실시형태는 설계에 관해 더 많은 자유도 및 선택을 가능하게 한다;
- 이들은 종래 기술에 따른 아키텍처와 선택적으로 조합될 수 있다(예를 들어, 종래의 아키텍처에 따른 최소 폭의 더 낮은 상호연결부; 새로운 아키텍처에 따른 더 높은 전역(global) 상호연결부);
- "이전의" 개개의 비아 평면 내의 상호연결부의 수평 치수는 (다마신) 설계 규칙의 범위 내에서 임의적으로 또는 계속 가변하는 방식으로 선택될 수 있다;
- 본 발명 또는 본 발명에 따른 실시형태에 의해, 조합되고 내입된(embeded) 기술들의 상이한 요건들, 예를 들어, BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 기술에서의 "두꺼운" 및 "얇은" 와이어링을 만족할 수 있다;
- 본 발명 또는 본 발명의 실시형태는 칩 상에서의 전류 분포가 더 양호하고 더 균일하게 구성될 수 있게 한다;
- 종래 기술에 비해 더 낮은 상호연결부 저항으로 인해, 전력 손실이 더 적으며, 설계에 요구되는 "반복기(repeater)들"의 개수가 감소된다;
- 본 발명 또는 본 발명의 실시형태는 전체 성능을 점점 제한하는 상호연결부 내의 RC(저항, 캐패시턴스) 소자에 부정적인 영향을 주지 않는다. 중요한 것은, 본 발명 또는 본 발명의 실시형태는 상호연결부들 간의 수직 커플링 및 와이어링에 대한 면적 요건을 증가시키지 않으면서, 이와 동시에 지금까지 상호연결부의 저항을 감소시키는데 적용될 수 없었던 기술적인 해결책을 제공한다는 것이다;
- 더 밀접한 고려사항(consideration)은 심지어 RC 소자에 관하여 본 발명 또는 본 발명의 실시형태에 긍정적인 영향을 나타내며, 예를 들어 인자(C)는 상호연결부 두께에 대해 직접적으로 비례하여 증가하는 것이 아니라, 그보다는 더 적은 정도로 증가하며, 이에 따라 결과적인 산물 RC는 훨씬 더 작아진다. 또한, "크기" 효과의 감소는 작은 RC 산물을 유도한다;
- 더욱이, 국부적 와이어링의 경우, 흔히 이는 우세한 라인 캐패시턴스가 아니라, 그 보다는 구동될 캐패시턴스, 예를 들어 MOS 트랜지스터의 게이트 캐패시턴스이며, 그 결과 1/d에 비례하는 저항 및 이에 따른 RC 산물의 감소는 긍정적인 효과로 유지되며, 여기서 d는 하나의 금속배선부 레벨 위의, 또는 상호연결부의 2 배 또는 3 배인 경우 복수의 금속배선부 레벨 위의 전체 상호연결부 두께이다.
이는 수동으로 최적화된 "풀 커스텀(full custom)" 레이아웃의 경우에서 뿐만 아니라, - 현재 통용되는(customary) 와이어링 개념들을 이용하여 - 종합화된(synthetized) "세미 커스텀" 블록에서도 이용될 수 있다. 따라서, 동일한 칩 상의 요건들에 따라, (성능-결정적 블록 내의) 6 개의 단일 상호연결부 평면과 5 개의 비아 평면에 의해 또는 (성능-결정적 블록 내의) 4 개의 이중 상호연결부 평면과 3 개의 비아 평면들에 의해, 예를 들어 11 개의 금속 레벨을 실현할 수 있다.
이에 따라, 모든 선택된 평면 또는 선택된 평면에서 수직 전류 이동을 위해 우세하게 역할하는 표준 금속배선부의 각각의 비아들이 상호연결부 평면들에 의해 부분적으로 또는 전체적으로 제거되고 교체된 와이어링이 제공된다.
요약하면, 본 발명 또는 본 발명의 실시형태는 다음의 기술적인 문제들을 감소시키거나 해결하는 것에 관한 것이 동일하게 유지된다:
- 더 복잡하게 된 와이어링 또는 향후 큰 스케일의 집적 반도체 시스템에서의 소위 "와이어링 카타스트로피(wiring catastrophe)"를 방지하고;
- 특히 전압 공급 라인(전력 라우팅(power routing))의 경우에 와이어링 저항 및 인덕턴스를 감소시키며;
- 예를 들어, 버스 시스템의 경우 RC 소자를 감소시키고;
- 차폐 결정적 라인에 의한, 특히 3D(3-차원) 와이어링, 예를 들어 동축 및 RF 상호연결부에 의한 크로스토크(crosstalk) 및 커플링의 인스턴스(instance)를 감소시키며;
- 특히, 3.9 보다 낮은 또는 3 보다 낮은 상대 유전율(permittivity)을 갖는 "낮은-k 유전체"를 사용하여, 구성요소 또는 집적 회로 장치의 전력 손실 및 열을 감소시키고;
- 90 nm(나노미터) 기술로부터 일찍이 스케일링에 의해 순수 예상되는 것보다 더 긴 정도로 상승하는 향후 와이어링에서의 소위 "크기 효과"를 감소시키며;
- 특히, 전류 밀도 - /저항-결정적 상호연결부/비아 트랜지스터에 의해 발생된 신뢰성 손실(reliability loss)을 감소시키며,
- 특히, 수율-제한적 비아들의 요구되는 개수를 감소시키고 "싱글 다마신 아키텍처"의 더 적은 요구에 의해 좁은 "공정 윈도우"를 갖는 복잡한 공정 구현 및 수율의 손실이다.
도 1은 집적 회로 장치(10)의 금속배선부를 통한 단면도를 나타낸다. 상기 단면도는 기판(20)의 주 영역에 대해 법선 방향이 놓인 평면 내에 놓이며, 또한 상기 기판은 다수의 집적 구성요소, 예를 들어 바이폴라 트랜지스터 또는 전계 효과 트랜지스터를 포함한다.
데카르트 좌표계(12)는 x 축선(14), y 축선(16) 및 z 축선(18)을 갖는다. 도 1에 도시된 단면도는 x-z 평면으로 놓인다. 이와 대조적으로, 기판(20)의 주 영역은 x-y 평면에 놓인다. 도 2 내지 도 6과 연계하여, 각각의 좌표계(112, 212, 312, 412 및 512)가 도시되며, 좌표계(12)에 대해 행해진 설명들은 상기 좌표계들의 위치에 동일하게 유지된다.
기판(20) 바로 위의 회로 장치(10)는 그 중에서도 콘택부(K2, K4, K6, K8, K10 및 K12)를 포함하는 콘택 레벨(22)을 포함한다. 상기 콘택부(K2 내지 K12)는 수직 전류 이동을 위해 역할한다. 예시의 방식으로, 콘택부(K2 내지 K12)는 텅스텐으로 형성되며, 텅스텐과 상이한 물질로 만들어진 전기 도전성 라이닝 층(lining layer)을 포함한다.
접촉 레벨(22)의 생성 시, 예를 들어 실리콘 이산화물로 만들어진 전기 절연성인 절연 층(24)이 도포된다. 콘택부(K2 내지 K12)의 콘택 홀은 포토리소그래피 방법을 이용하여 절연 층(24) 안으로 에칭된다. 후속하여 콘택 홀을 라이닝하는 물질이 증착된다. 그런 후, 콘택부(K2 내지 K12)에 금속배선부가 증착된다. 후속하 여, 예를 들어 콘택부(K2 내지 K12)의 콘택 홀들 외부에 놓인 콘택 물질 및 라이닝 층의 물질이 제거되는 CMP 단계가 수행된다. 평탄화 이후, 절연 층(24)의 두께에 비해 얇은 전기 절연성 보조 층(26)이 증착된다. 예시의 방식으로, 절연 층(24)의 두께는 100 nm 내지 500 nm의 범위 내에 있다. 보조 층(26)의 두께는, 예를 들어 30 nm 내지 70 nm의 범위 내에 있다. 보조 층(26)은 구리 확산에 대한 배리어 층 및/또는 에칭 정지 층(etching stop layer)으로 기능한다. 보조 층(26)에 대해 적합한 물질로는, 예를 들어 실리콘 질화물이 있다.
보조 층(26)의 증착 후에는, 예를 들어 200 nm 내지 500 nm의 범위 내에 있는 층 두께를 갖는 전기 절연 물질로 만들어진 절연 층(30)의 증착이 행해진다. 이후 금속배선부 레벨(1)이라고도 나타내는 금속배선부 레벨(28)의 도전성 구조체들에 대해 트렌치 및 컷아웃(cutout) 또는 홀을 생성하기 위해 포토리소그래피 방법이 사용된다. 금속배선부 레벨(28) 내의 도전성 구조체들은 x 방향으로 서로 상이한 치수를 갖는다. 더욱이, 도전성 구조체들은 y 방향으로도 서로 상이한 치수를 갖는다. 금속배선부 레벨(28)의 도전성 구조체들에 대한 트렌치 및 컷아웃의 에칭 시, 어느 정도의 오버에칭이 수행되기 때문에 보조 층(26)이 관통된다. 그 후, 특히 통용되는 다마신 기술로 국부적 상호연결부(34, 36 및 38) 및 비아(40)가 생성된다. 상호연결부(34)는 x 방향으로 연장되며, 콘택부(K2 및 K4)를 연결한다. 이와 대조적으로, 상호연결부(36)는 y 방향으로 연장되며, 콘택 레벨(22)의 콘택부(예시되지 않음) 또는 도전성 구조체(예시되지 않음)에 콘택부(K6)를 연결하는 역할을 한다. 상호연결부(38)는 x 방향으로 연장되며, 콘택부(K8 및 K10)를 연결한다. 상 호연결부(34, 36 및 38)는, 예를 들어 80 nm 내지 200 nm 범위 내의 최소 수평 폭을 갖는다. 상호연결부(34, 36 및 38)의 길이는 각각의 경우에, 예를 들어 500 nm(나노미터)보다 더 크지만, 1 ㎛(마이크로미터) 미만이며, 특히 10 ㎛ 미만이다.
이와 대조적으로, 비아(40)는 x 방향 및 y 방향으로 동일한 수평 치수를 가지며, 금속배선부 레벨(28) 위에 배치된 금속배선부 레벨(42)의 상호연결부에 콘택부(12)를 연결하는 역할을 한다. 금속배선부 레벨(42)의 생성 이전에, CMP 단계를 이용하여 또 한번 평탄화가 수행된다.
또한, 도 1은 상호연결부(34, 36 및 38) 및 비아(4)의 저부 영역(B2, B4, B6 및 B8) 및 최상부 영역(D2, D4, D6 및 D8)을 각각 도시한다. 최상부 영역(D2 내지 D8)은 예시적인 실시예에서 일 평면에 놓인다. 이와 대조적으로, 저부 영역(B2 내지 B8)은 금속배선부 레벨(28) 내의 콘택 레벨(22)의 더 양호한 인터메싱으로 인해 2 개의 평면에 놓이지만, 2 개의 평면 간의 거리는 50 nm 미만이며, 특히 20 nm 미만이다. 금속배선부 레벨(22 및 28)은 상기 거리 내에서 인터메싱된다.
CMP 단계 이후, 보조 층(26)에 대해 행해진 설명들이 동일하게 유지되는 물질 조성 및 두께로 보조 층(32)이 증착된다. 보조 층(32)의 증착 이후, 전기 도전성이며, 예시적인 실시예에서 절연 층(30)보다 적어도 50 nm 만큼 두꺼운 또 다른 절연 층(44)이 증착된다. 특히, 싱글 다마신 방법을 이용하여 절연 층(44) 내에 금속배선부 레벨(42)의 상호연결부(48 및 50)가 생성된다. 또한, 금속배선부 레벨(42)은 비아(예시되지 않음)를 포함한다. - 도전성 구조체(34 내지 40)와 우연하게 동일한 방식으로 - 도전성 구조체(48 및 50)는, 예를 들어 탄탈륨 질화물 층을 갖는 구리 확산 배리어인 라이닝 층과 라이닝된다. 상호연결부(48)는 x 방향으로 연장되며, 처리 공차를 제외하고 상호연결부(34)와 동일한 길이를 갖는다. 결과적으로, 상호연결부(48)는 상호연결부(48) 위에 배치된 다음의 더 높은 금속배선부 레벨(52)의 도전성 구조체와 상호연결부(34) 사이의 수직 전류 이동을 위해, 또한 콘택부(K3 및 K4) 사이의 수평 전류 이동을 위해 역할한다. 상호연결부(50)는 y 방향으로 연장되며, 비아(40)의 연결을 위해 역할한다.
CMP 단계 이후, 보조 층(26)에 대해 행해진 설명들이 동일하게 유지되는 물질 조성 및 두께로 보조 층(46)이 또 한번 증착된다. 후속하여, 전기 절연성이며, 예를 들어 절연 층(44)의 두께 또는 절연 층(44)의 두께보다 50 nm 만큼 더 긴 두께를 갖는 절연 층(54)이 증착된다. 상호연결부 및 비아에 대한 컷아웃은 싱글 다마신 방법에 의해 절연 층(54) 내에 생성되며, 예를 들어 상호연결부(58)에 대한 컷아웃을 참조한다. 전해질 구리 증착 이후에 CMP 단계가 또 한번 뒤따른다.
후속하여, 보조 층(26)에 대해 행해진 설명들이 동일하게 유지되는 물질 구성 및 두께로 전기 절연성 보조 층(56)이 도포된다.
그 후, 전기 절연성인 금속배선부 레벨(60)의 절연 층(62)이 생성되며, 여기에 비아 및 상호연결부(예를 들어, 66 및 68)가 생성된다. 또한, 금속배선부 레벨(60)의 도전성 구조체들은 싱글 다마신 방법에 의해 생성된다.
다음 CMP 단계 이후, 보조 층(26)에 대해 행해진 설명들이 동일하게 유지되는 보조 층(64)이 도포된다. 그 후, 금속배선부 레벨(70)의 도전성 구조체(74 및 76)가 생성되는 절연 층(72)이 도포된다. 또 다른 금속배선부 레벨(80)은 점선으로 표시된다.
상호연결부(58)는 x 방향으로 이어지며, 그 좌측 단부에 의해 상호연결부(48)와 접한다. 상호연결부(58)의 중간 부분은 상호연결부(66)에 접한다. 상호연결부(58)의 우측 단부는 x 방향으로 이어진 상호연결부(68)에 접한다.
상호연결부(74)는 y 방향으로 이어진다. 상호연결부(76)는 x 방향으로 이어지며, 그 좌측 단부에 의해 상호연결부(68)의 우측 부분에 접한다. 상호연결부(58) 및 상호연결부(68)의 섹션(AB1 내지 AB3)은 각각 어느 또 다른 도전성 구조체들에 접하지 않는다. 상기 섹션(AB1, AB2 및 AB3)은 각각 각각의 상호연결부(58 및 68) 폭의 5 배인 길이를 갖는다.
결과적으로, 콘택 레벨(22) 및 금속배선부 레벨(28, 42, 52, 60, 70 및 80)은 x-y 평면에서 기판(20)의 주 영역에 대해 평행하게 놓인다.
도 2는 회로 장치(10)와 마찬가지로 연속한 복수의 상호연결부 레벨(M1 내지 M5)을 포함하는 집적 회로 장치(110)의 금속배선부의 3차원 도면을 나타낸다. 이전과 같이, 회로 장치의 도전성 구조체들은 단일 다마신 기술을 사용하여 생성되며, 그 결과 이에 대해서는 도 1에 관한 설명들을 참조한다.
이전과 같이 회로 장치(110)는, 예를 들어 단결정 실리콘으로 만들어진 반도체 기판(120)을 포함한다. 예를 들어, 콘택 레벨(22)과 동일하게 구성된 콘택 레벨(122)은 도 2에 예시된 제 1 금속화 레벨과 반도체 기판(120) 사이에 위치된다. y 방향으로 이어진 상호연결부(124)는 그 위에 놓인 금속배선부 레벨(M1) 내에 예시된다. 특히, 금속배선부 레벨(M1) 위에 위치된 금속배선부 레벨(M2) 내에 상호연 결부(126)가 배치되고, 상기 상호연결부는 3 개의 연속한 섹션(A2, A4 및 A6)을 가지며, 그 중 2 개의 섹션(A2 및 A6)은 y 방향으로 놓인다. 섹션(A4)은 섹션(A2 및 A6)을 그들의 단부에 연결하며, x 방향으로 이어진다. 섹션(A6)은, 예를 들어 섹션(A2)보다 더 길다.
금속배선부 레벨(M2) 위에 배치된 금속배선부 레벨(M3) 내에 2 개의 상호연결부(128 및 130)가 예시된다. 상호연결부(128)는 그와 접하는 섹션(A4)의 중간 부분으로부터 y 방향으로 연장된다. 이와 대조적으로, 상호연결부(130)는 그와 접하는 섹션(A6)의 자유단으로부터 진행하여 x 방향으로 연장된다. 예시의 방식으로, 금속배선부 레벨(M3)은 상호연결부(128) 대신에 섹션(A2)의 자유단에서 비아(140)를 포함한다.
금속배선부 레벨(M4)은 순서대로 y 방향, x 방향, y 방향 및 x 방향으로 놓이고, 약 3/4의 직사각형 또는 정사각형 프레임을 형성하는 섹션(A10, A12, A14 및 A16)을 포함한다. 섹션(A16)은 상호연결부(128)에 접한다. 대안예로서, 비아(140)는 섹션(A10)에 접한다.
금속배선부 레벨(M4) 위에 배치된 금속배선부 레벨(M5) 내에는 상호연결부(134)가 예시되며, 상기 상호연결부는 순서대로 섹션(A20, A22, A24 및 A26)을 포함한다. 금속배선부 레벨(M4)의 섹션(A20 내지 A26)은 금속배선부 레벨(M3) 내의 섹션(A10 내지 A16)과 동일한 위치를 가지며, 두 레벨 내의 동일한 x, y 위치는 기준점으로서 역할한다. 결과적으로, 예시의 방식으로, 섹션(A20)은 섹션(A10) 바로 위에 놓이며, 그 전체 길이를 따라 상기 섹션(A10)에 접한다. 따라서, 상호연결 부(132 및 134)는 소위 "이중" 상호연결부를 형성하며, 그 라인 단면은 상호연결부(132 또는 134)의 단면에 비해 확대, 즉 2 배가 된다. 또한, 예시적인 실시예에서, 예를 들어 높은 전류가 흐르는 라인에 대해, 특히 공급 전압 라인에 대해 3 배 또는 3 배 이상으로 서로의 위에 배치된 상호연결부들이 사용된다.
상호연결부의 섹션들 사이의 경계로서, 예를 들어 상호연결부가 그 경로를 변화시키는 위치에서 내부 에지와 외부 에지 사이의 연결 영역을 정의할 수 있으며, 예를 들어 보조 라인(136)을 참조한다. 그 후, 길이 표시는 상기 보조 라인(136)에서의 평균 길이와 관련된다.
또한, 모든 금속배선부 레벨(M1 내지 M5)은, 예를 들어 수직 전류 이동만을 위해 역할하고, 예를 들어 x 방향 및 y 방향으로 동일한 치수를 갖는 비아 도전성 구조체(예시되지 않음)를 포함한다. 대안예로서 금속배선부 레벨(M1 내지 M5) 내에는 비아가 존재하지 않는다.
도 1 및 도 2는 해결책을 개략적으로 도시한다. 본 발명이 구현되는 평면들의 선택은 기술, 필요성(necessity), 요건 및 집적될 구성요소에 따라 개별적으로 행해질 수 있다. 그 적용은, 예를 들어 파워 레일(power rail) 또는 파워 그리드(power grid)(디지털 회로 블록), 파워 버스 라인, ESD 버스(정전기 방전)(아날로그/혼합된 신호 회로 블록), 3D 와이어링(동축), 인덕턴스, RF(무선 주파수) 상호연결부 등에서 "전역 상호연결부"의 하나의 레벨 또는 복수의 레벨에서 바람직하게 수행된다. 하지만, 이는 "국부적 상호연결부", 예를 들어 ESD 보호 소자(정전기 방전)의 연결의 경우에 사용될 수 있으며, 특정한 관점에서 유용하다.
도 3은 집적 회로 장치(210)의 금속배선부 내에 배치된 코일(221) 또는 인덕턴스를 도시한다. 먼저, 회로 장치(210)의 생성을 위해, 예를 들어 Si 웨이퍼와 같은 기판(220) 상에 마이크로전자 디바이스의 생성을 위한 공정 단계들이 수행된다. 그 후, 콘택 레벨의 콘택부들(예시되지 않음)이 생성된다. 후속하여, 금속배선부 레벨(M1a) 및 금속배선부 레벨(M2a)이, 예를 들어 차례로 수행되는 2 개의 싱글 다마신 방법들에 의해 생성된다. 도 3은 y 방향으로 방위가 잡히고 코일(221)에 공급 라인을 형성하는 금속배선부 레벨(M1a)의 상호연결부(222)를 예시한다.
금속배선부 레벨(M2a)은, 특히 상호연결부(222)의 일 단부에 접하는 비아(224)를 포함한다. 코일(221)의 권선(winding)과 상호연결부(222)의 다른 단부 사이에는 금속배선부 레벨(M2a)의 상호연결부(도 3에 예시되지 않음)가 놓인다.
다음 금속배선부 레벨(M3a)은, 예를 들어 싱글 다마신(SD) 아키텍처에서, 도 1을 참조하여 설명된 방법을 이용하여, 예를 들어 SiO2 또는 낮은-k 물질로 만들어진 IMD(intermetal dielectric) 층 및 선택적인 에칭 정지부, ARC(antireflection coating) 및 하드 마스크 층의 증착에 의해 생성된다. 그 후, 통용되는 레지스트 코팅, 리소그래피, 에칭, 스트립핑(stripping) 및 세정 단계에 의해 상호연결부(226)에 트렌치가 생성된다. 트렌치는, 예를 들어 0.5 마이크로미터 내지 2 마이크로미터 범위의 깊이를 갖는다. 트렌치의 폭은, 예를 들어 동일한 범위에 있다. 배리어 및 상호연결부 물질의 공지된 증착, 후속하는 CMP 및 세정 단계, 및 유전 캡 층(dielectric cap layer)의 증착은 SD 아키텍처에서 완화된 지오메트 리(relaxed geometry)로 금속배선부 레벨(M3a)의 생성을 종료한다. 상호연결부(226)의 내부 단부는 금속배선부 레벨(M2a) 내의 코일(221)의 - 도 3의 코일 턴(coil turn)에 의해 감추어진 - 상호연결부에 접한다. 더욱이, 금속배선부 레벨(M3a) 내의 비아(228)는 금속배선부 레벨(M2a) 내의 비아(224)와 동일한 위치에서 생성된다.
금속배선부 레벨(M4a)은 이 위치에서 개개의 비아와 평면 또는 레벨을 교체한다. 제 4 금속배선부 레벨(M4a)의 수평 치수는 (설계 규칙과 관련하여) 생성될 코일의 위치에서 또한 임의적으로 선택될 수 있는 다른 위치에서 금속배선부 레벨(M3a)의 수평 치수에 순응된다. 이에 따라, 트렌치 깊이는 상술된 범위 내에 있다. SD 아키텍처에서 금속배선부 레벨(M4a)에 대한 생성 단계들의 시퀀스는 본질적으로 금속배선부 레벨(M3a)의 서술내용과 일치한다. 금속배선부 레벨(M4a) 내에는 상호연결부(230)가 생성되며, 상기 상호연결부는 상호연결부(226)와 동일한 경로를 가지며 그 전체 경로에 걸쳐 상호연결부(226)에 접한다. 더욱이, 금속배선부 레벨(M4a)은 비아(228) 위에 비아(232)를 포함한다.
모듈식 구성을 이용하여, 금속배선부 레벨(M5a)은 SD 아키텍처에서와 동일한 공정 단계들에 의해 생성된다. 그 치수는 이전의 단계들과 유사하다. 상호연결부(234)가 생성되며, 이 경우 상호연결부는 코일(221)의 영역 내의 상호연결부(230)와 동일한 경로를 가지며, 추가적으로 코일(221)의 다른 연결을 형성한다. 또한, 금속배선부 레벨(M5a)은 비아(232) 위에 배치된 비아(236)를 포함한다.
도 3에 도시된 바와 같이, 예를 들어 1.5 마이크로미터 내지 6 마이크로미터 의 권선 높이를 가지며, 종래의 듀얼 다마신 아키텍처에서는 난제와 고 비용을 지출하여야만 실행될 수 있는 집적 코일(221)이 이에 따라 생성된다. 권선 단면, 즉 폭과 높이의 곱은 표준 아키텍처에서의 필적할만한 구성요소의 경우에서보다 훨씬 더 크다. 구체적으로는 권선의 높이는 표준 아키텍처에서의 필적한만한 퀀선 높이의 3 배이나, 그와 동일하거나 절반일 수도 있다. 이는 이와 다르게 동일한 치수로도 기준 코일보다 훨씬 더 높은 물리적 퀄리티 팩터 값을 가능하게 한다는 것을 의미한다. 대안예로서, 표준과 필적할만한 퀄리티 팩터를 갖는 코일은 상당한 면적 절감을 수반할 수 있는 본 발명에 따른 아키텍처를 이용하여 더 작은 수평 치수를 통해 얻어질 수 있다. 연결부들의 공급 및 아웃고잉 라우팅(outgoing routing)은, 예를 들어 최상부에서, 즉 여기서는 금속배선화 레벨(M5a)에서, 또는 "아래통로(underpass)"에 의해 하부(여기서는 제 1) 레벨에서 수행된다.
코일(221)은 3 중 상호연결부(226, 230 및 234)의 연속한 섹션(A, B, C, D, E, F 및 G)에 의해 형성된 1 3/4 턴(turn)을 갖는다. 섹션(A, C, E 및 G)은 y 방향으로 연장되며, 언급된 순서대로 감소된 길이를 갖는다. 이와 대조적으로, 섹션(B, D 및 F)은 x 방향으로 연장되며, 마찬가지로 상기 순서대로 감소하는 길이를 갖는다. 상호연결부(226, 230 및 234)의 폭은, 예를 들어 1 마이크로미터 내지 10 마이크로미터의 범위에 있다. 상호연결부(226, 230 및 234)의 길이는 각각의 경우에서, 예를 들어 10 마이크로미터 내지 500 마이크로미터 사이의 범위를 갖는다.
회로의 또 다른 처리 및 완성은 통용되는 방법 및 공정에 의해 수행된다.
다른 예시적인 실시예에서, 코일(221)은 다른 금속배선부 레벨에 놓이거나, 권선은 2 개, 4 개 또는 4 개 이상의 금속배선부 레벨 내에만 놓인다.
도 4는 집적 회로 장치(310)의 금속배선부 내에 배치된 동축 라인(321)을 도시한다. 먼저, 예를 들어 실리콘 웨이퍼와 같은 기판(320) 상에 마이크로전자 구성요소들의 생성을 위한 공정 단계들이 수행된다. 이후, 당업계에 공지된 과정들에 의해 콘택부(도 4에 예시되지 않음) 및 금속성 금속배선부 레벨(M1b)의 생성이 후속된다. 동축 라인(321)의 위치에서, 동축 라인(321)의 기재판(baseplate)을 형성하고 직사각형 외형을 갖는 상호연결부(322)는, 예를 들어 10 마이크로미터 내지 20 마이크로미터 범위내의 폭으로, 특히 14 ㎛의 폭으로, 특히 넓게 만들어진다.
이후 싱글 다마신(SD) 아키텍처으로 금속배선부 레벨(M2b)이 생성되고, IMD 층(SiO2, 또는 낮은-k 물질) 및 선택적인 에칭 정지부, ARC 및 하드 마스크 층의 증착이 후속된다. 더욱이, 이 다음에는, 예를 들어 통용되는 레지스트 코팅, 리소그래피, 에칭, 스트립핑 및 세정 단계에 의해 상술된 치수를 갖는 트렌치의 생성이 후속된다. 배리어 및 상호연결부 물질의 공지된 증착, 후속하는 CMP 및 세정 단계, 및 유전 캡의 증착은 SD 아키텍처에서 완화된 지오메트리로 금속배선부 레벨(M2b)의 생성을 종료한다. 동축 라인의 위치에서, 예를 들어 2 ㎛를 갖는 제 2 금속 레벨의 폭은 하부 레벨의 폭보다 훨씬 더 작다. 금속배선부 레벨(M2b) 내의 2 개의 상호연결부(324, 326)는, 예를 들어 상호연결부(322)의 세로방향 측면들과 동일 평면에서 종료된다.
모듈식 구성을 이용하여, 금속배선부 레벨(M3b)은 SD 아키텍처에서와 동일한 공정 단계들에 의해 생성된다. 상호연결부(328 및 332)의 위치, 길이 및 폭은 각각 금속배선부 레벨(M2b) 내의 상호연결부(324 및 326)에 대해 선택된 값들과 일치한다. 또한, 금속배선부 레벨(M3b)의 마스크에는, 예를 들어 2 ㎛의 폭을 갖는 또 다른 상호연결부(330)가 제공되며, 처리 중에 생성된다. 상호연결부(330)는 상기 금속배선부 레벨(M3b) 내의 2 개의 외부 상호연결부(328 및 332) 사이의 중심에 놓인다. 상호연결부(330)는 전체 동축 라인(321)과 마찬가지로 x 방향으로, 예를 들어 50 마이크로미터 이상 또는 100 마이크로미터 이상 연장된다.
또다시 모듈식 구성을 이용하여, 금속배선부 레벨(M4b)은 SD 아키텍처에서와 동일한 공정 단계들에 의해 생성된다. 상호연결부(324 및 332)의 위치, 길이 및 폭은 각각 금속배선부 레벨(M2b) 내의 상호연결부(324 및 326)에 대해 선택된 값들과 일치한다. 이와 반대로, 상호연결부(326, 332 및 336)는 동축 라인(321)의 다른 측벽들을 형성한다.
마찬가지로 모듈식 구성을 이용하여, 금속배선부 레벨(M5b)은 또다시 SD 아키텍처에서와 동일한 공정 단계들에 의해 생성된다. 동축 라인(321)의 최상부 플레이트를 형성하는 상호연결부(338)의 위치, 길이 및 폭은 금속배선부 레벨(M1b) 내의 상호연결부(322)에 대해 선택된 값들과 일치한다. 이에 따라, 주변 방향으로 완전히 폐쇄된 차폐 덮개(shielding sheathing)는 금속배선부 레벨(M3b) 내에 배치된 중심 동축 상호연결부(330) 주위에 생성되었다.
상술된 공정 단계에서는 현재 다루고 있는 구성요소에 대해서만 치수가 설명되었다. 설계 규칙과 관련하여, 다른 회로 부분들, 특히 도 1 내지 도 6을 참조하 여 설명된 회로 장치들에 속하는 웨이퍼 구조체 상의 어느 곳에서도, 다른 수평방향 치수를 가지고 제작될 수 있음은 물론이다.
회로의 또 다른 처리 및 완성은 통용되는 방법 및 공정에 의해 수행된다. 다른 예시적인 실시예에서, 5 이상의 금속배선부 레벨들이 동축 라인의 생성을 위해 사용된다. 그 후, 예시의 방식으로, 2 개의 금속배선부 레벨 내의 상호연결부들에 의해 차폐된 중심 라인이 형성된다. 또한, 서로 절연되는 복수의 내부 도전체를 갖는 동축 라인은 또 다른 예시적인 실시예에 따라 생성되고, 상기 내부 도전체는 하나의 금속배선부 레벨 또는 복수의 금속배선부 레벨 내에 놓이며, 그 덮개는 동축 라인의 세로 축선에 대해 수직인 단면 내에서, 예를 들어 정사각형 또는 직사각형을 에워싼다(circumscribe). 다른 예시적인 실시예에서, 동축 라인의 경로는, 예를 들어 x 방향 및 y 방향으로 변화된다. 개별적인 금속배선부 레벨(M1 내지 M5) 내의 도전성 구조체들의 치수, 예를 들어 상호연결부의 최소 수평 폭은 0.1 마이크로미터 내지 2 마이크로미터 범위 내의 내부 도전체들에 대해 또는 측벽들에 대해 선택될 수 있다.
도 5는 집적 회로 장치(410)의 금속배선부 내에 배치된 코일(421)을 도시한다. 먼저, 예를 들어 실리콘 웨이퍼와 같은 기판(420) 상에 마이크로전자 디바이스의 생성을 위한 공정 단계들이 수행된다. 그 후, 도 3을 참조하여 설명된 기술들을 이용하여 금속배선부 레벨(M1c) 및 금속배선부 레벨(M2c)의 도전성 구조체들 및 콘택 레벨(예시되지 않음)의 콘택부의 생성이 후속된다. 이는 금속배선부 레벨(M1c) 내에 상호연결부(422)가 생기게 하며, 상기 상호연결부는 그 치수, 그 위치 및 그 물질과 관련하여 상호연결부(222)에 대응한다. 특히, 금속배선부 레벨(M2c) 내에는 비아(224)에 대응하는 비아(424)가 생성된다. 상호연결부(425)는 도 2를 참조하여 설명된 금속배선부 레벨(M2a)의 상호연결부에 대응한다.
특히, 금속배선부 레벨(M3a)이 생성되는 방식으로 금속배선부 레벨(M3c)이 생성되며, 상호연결부(226)에 대응하는 코일(421)의 상호연결부(426) 및 비아(228)에 대응하는 비아(428)가 생성된다. 상호연결부(426) 용으로 적절한 상호연결부 물질은 W 또는 Cu이나, Al, Au, Ag 또는 다른 원소일 수 있다. 금속배선부 레벨(M3c)은 이 위치에서 개개의 비아와 평면을 교체한다.
금속배선부 레벨(M4c)은, 특히 RIE 또는 몇몇 다른 차감 패터닝 기술, 상호연결부(230)에 대응되는 상호연결부(430) 및 생성되는 비아(232)에 대응되는 비아(432)에 의하여 생성된다. 앞서 CMP 프로세스가 수행된 직후, 배리어 층 또는 예컨대 15 nm/10 nm/20 nm의 두께를 갖는 TaN/Ti/TiN에 이어, 예를 들어 2.8 ㎛의 AlCu와 예를 들어 대략 40 nm의 두께를 갖는 선택적 TiN 층과 같은 배리어 스택 층이 증착된다. 증착들은 진공 인터럽션 없이 PVD 툴에서 순차적으로 실행된다(물리적 기상 증착). 제 4 금속배선부 레벨(M4c)의 측방향 치수들은 생성될 코일(421) 위치의 금속배선부 레벨(M3c)의 치수들에 대해 맞추어 지거나, 그들 치수보다 약간 더 크게 이루어지며, 다른 위치들에서는 (설계 규칙 하에) 임의로 선택될 수 있다. 그 다음, 예를 들어 엔드 포인트 검출과 함께 가령 염소-함유 플라즈마 RIE 프로세스(Cl2/BCl3 화학)에서 금속층 스택이 패터닝된다.
그 후, 대안적으로 아래의 과정이 수행될 수도 있다:
a) SiO2/Si3N4와 같은 공지된 패시베이션 보호 층들의 증착 및 패터닝, 또는
b) 예를 들어, 충분한 총 두께(여기서는 적어도 2.8 ㎛)를 갖는 PECVD-SiO2(플라즈마 향상 화학적 기상 증착) 및 HDP-SiO2(고 밀도 플라즈마(high density plasma))로 만들어진 레벨링 금속간 유전체의 증착, 그것의 CMP에 의한 평탄화 및 생성되는 평면 지지부 상의 단일 PECVD-SiO2의 추가 증착. 그 두께는 단일의 다마신 아키텍처에서 생성되는 후속 금속 평면의 원하는 두께에 따라 선택된다. SD 아키텍처에서의 선택적 금속배선부 레벨(M5c)에 대한 생성 단계들의 시퀀스는 금속배선부 레벨(M3c)에 대한 설명과 본질적으로 일치하며, 상호연결부(434)는 상호연결부(234)와, 비아(436)는 생성되는 비아(236)와 대응된다.
언급된 선택 a)에 따른 패시베이션의 생성에 의해 처리가 완료되면, 전형적인 듀얼 다마신 아키텍처에서 난이하고 고비용을 부담해야만 실현될 수 있는 가령 4.0㎛의 총 권선 높이를 갖는 집적 코일(421)이 생성된다. 동시에 알루미늄 패드들(442)은 예를 들어 60×80 ㎛2의 패시베이션 층의 대응 개구부(410)를 통해 덮일 수 없으며, 상기 패드들은 공지된 접합 또는 접촉 수행 목적으로 사용된다. 마찬가지로 알루미늄 패드들은 금속배선부 레벨(M4c)에 배치된다. 따라서, 다마신 및 RIE 아키텍처의 이러한 조합은 높은 퀄리티 팩터를 갖는 코일들의 비용-효율적 생성에 특히 적합하다.
상호연결부(426, 430 및 434)의 섹션(a 내지 g)의 배치와 관련해서는, 도 3 을 참조하여 상술된 상호연결부(226, 230 및 234)의 섹션(A 내지 G)를 각각 참조하면 된다. 회로의 추가적인 처리 및 완성은 통용되는 방법과 공정들에 의해 수행된다.
도 6은 캐패시터(521)를 포함하는 집적 회로 장치(510)의 금속배선부의 단면도이다. 캐패시터 장치(521)는 예를 들어 6개의 금속배선부 레벨(530 내지 580)에 걸쳐 연장되며, 상기 레벨들은 순서대로 서로 직접 접한다. 캐패시터 장치는:
- 금속배선부 레벨(530)의 캐패시터 장치(521)의 중간 도전성 구조체와 비교하여 큰 영역을 가지며, 캐패시터 장치(521)의 수직 전극들에 대해 베이스플레이트와 연결 플레이트를 동시에 형성하는 도전성 구조체(582),
- 예를 들어, 도전성 구조체(582)와 동일한 영역을 가지며 캐패시터 장치(521)의 수직 전극들에 대해 연결 플레이트 또는 캐패시터 장치의 최상부 플레이트를 형성하는 금속배선부 레벨(580)의 캐패시터 장치(521)의 중간 도전성 구조체와 비교하여 큰 영역을 갖는 도전성 구조체(584),
- z 방향으로 연장되는 3개의 도전성 구조체(600, 602 및 604)를 포함하고 각각 금속배선부 레벨(540, 550 및 560)에서 언급된 순서대로 놓이며 동일한 x 방향의 위치들을 갖는 제 1 수직방향 부분 전극으로서, 상기 도전성 구조체(600)는 도전성 구조체(582)와 연접하고, 3 개의 도전성 구조체(600, 602 및 604) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 1 수직방향 부분 전극,
- z 방향으로 연장되는 3 개의 도전성 구조체(610, 612 및 614)를 포함하고 각각 금속배선부 레벨(550, 560 및 570)에서 언급된 순서대로 놓이며 동일한 x 방향 위치들을 갖는 제 2 수직방향 부분 전극으로서, 상기 도전성 구조체(614)는 도전성 구조체(584)와 연접하고 3 개의 도전성 구조체(610, 612 및 614) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 2 수직방향 부분 전극,
- z 방향으로 연장되는 3 개의 도전성 구조체(620, 622 및 624)를 포함하며, 상기 도전성 구조체들(620, 622 및 624)은 금속배선부 레벨(540, 550 및 560)에서 각각 언급된 순서대로 놓이며 동일한 x 방향 위치들을 갖는 제 3 수직방향 부분 전극으로서, 상기 도전성 구조체(620)는 도전성 구조체(582)에 접하고 3 개의 도전성 구조체(620, 622 및 624) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 3 수직방향 부분 전극,
- z 방향으로 연장되는 3 개의 도전성 구조체(630, 632 및 634)를 포함하며, 상기 도전성 구조체들(630, 632 및 634)은 각각 금속배선부 레벨(550, 560 및 570)에서 언급된 순서대로 놓이며 동일한 x 방향 위치들을 갖는 제 4 수직방향 부분 전극으로서, 상기 도전성 구조체(634)는 도전성 구조체(584)에 접하고 3 개의 도전성 구조체(630, 632 및 634) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 4 수직방향 부분 전극,
- z 방향으로 연장되는 3개의 도전성 구조체(640, 642 및 644)를 포함하며, 상기 도전성 구조체들(640, 642 및 644)은 각각 금속배선부 레벨(540, 550 및 560)에서 언급된 순서대로 놓이며 동일한 x 방향 위치들을 갖는 제 5 수직방향 부분 전 극으로서, 상기 도전성 구조체(640)는 도전성 구조체(582)에 접하고 3 개의 도전성 구조체(640, 642 및 644) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 5 수직방향 부분 전극,
- z 방향으로 연장되는 3 개의 도전성 구조체(650, 652 및 654)를 포함하며, 상기 도전성 구조체들(650, 652 및 654)은 각각 금속배선부 레벨(550, 560 및 570)에서 언급된 순서대로 놓이며 동일한 x 방향 위치들을 갖는 제 6 수직방향 부분 전극으로서, 상기 도전성 구조체(654)는 도전성 구조체(584)와 연접하고 3개의 도전성 구조체(650, 652 및 654) 모두는 각각의 경우에서 그들 폭의 5 배보다 더 긴 길이를 갖는 상기 제 6 수직방향 부분 전극을 포함한다.
따라서, 캐패시터의 제 1 주 전극의 부분들을 형성하는 제 1 수직 전극, 제 3 수직 전극 및 제 5 수직 전극은 캐패시터(521)의 제 2 주 전극의 부분들을 형성하는 제 2 수직 전극, 제 4 수직 전극 및 제 6 수직 전극과 상호연결된다. 수직 전극들 사이에는 절연 물질(예시되지 않음), 예를 들어 4 보다 큰 상대 유전율을 갖는 높은 k 물질 또는 실리콘 이산화물이 위치한다.
다른 실시예에서, 중간 도전성 구조체들은 x 방향으로 연장된다. 캐패시터 장치를 위해 6 개보다 많거나 적은 금속배선부 레벨들이 사용될 수도 있다. 또한, 수직 전극들의 개수가 변경되며, 그 수는 2 내지 100 개 사이에 속할 수 있다.
상기 실시예에서, 도 6에 예시된 도전성 구조체들은 단일의 다마신 기술에 의하여 구리나 구리 합금으로부터 생산된다. 하지만, 또 다른 실시예에서는, 상이한 금속 및 상이한 생산 기술이 사용되기도 하는데, 예를 들면 알루미늄 합금이 RIE 방법들에 의해 패터닝된다.
도 3 내지 6을 참조하여 설명된 수동 구성요소들은 교번하는 상호연결부 레벨들과 비아 레벨들을 갖는 종래의 금속배선부들과, 연속한 복수의 상호연결부 레벨들을 갖는 새로운 금속배선부들 내로 통합될 수 있다.
본 발명에 따르면, 상호연결부가 배치된 3 이상의 도전성 구조체 레벨을 포함하는 집적 회로 장치 및 집적 회로 장치를 생성하는 방법이 제공된다.
Claims (21)
- 집적 회로 장치에 있어서,상기 장치는 다수의 집적 반도체 구성요소들이 배치된 기판 및 직접 연속한 3 이상의 도전성 구조체 레벨을 갖고;상기 3 이상의 도전성 구조체 레벨은 순서대로 기판으로부터 증가되는 거리에 배치된 기판에 가까운 도전성 구조체 레벨, 중간 도전성 구조체 레벨, 및 기판으로부터 먼 도전성 구조체 레벨로 이루어지며,상기 3 이상의 도전성 구조체 레벨 각각은 1 이상의 와이어링 상호연결부 및 1 이상의 유전체를 가지고,상기 1 이상의 와이어링 상호연결부들은 각각 섹션, 저부영역 및 최상부영역을 가지며,상기 각각의 섹션은 평탄한 저부영역 및 평탄한 최상부영역을 가지고,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 섹션의 저부영역은 상기 중간 도전성 구조체 레벨의 유전체에 접하고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 섹션의 최상부영역은 상기 기판으로부터 먼 도전성 구조체 레벨의 유전체에 접하고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 섹션의 저부영역은 상기 기판에 가까운 도전성 구조체 레벨의 유전체에 접하고,상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)의 섹션의 최상부영역은 상기 중간 도전성 구조체 레벨의 유전체에 접하고,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 저부 영역은, 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 최상부 영역이 연장되는 평면으로 연장되거나; 상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 저부 영역은, 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 최상부 영역이 연장되는 평면보다 상기 기판에 더 가깝게 놓인 평면으로 연장되며;상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 저부 영역은, 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)의 최상부 영역이 연장되는 평면으로 연장되거나; 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 저부 영역은, 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)의 최상부 영역이 연장되는 평면보다 상기 기판에 더 가깝게 놓인 평면으로 연장되며;상기 와이어링 상호 연결부들(58, 68 및 76)은 각각 또 다른 도전성 구조체 레벨의 어느 도전성 구조체에 의해서도 접하지 않는 중간 섹션을 가지는 것을 특징으로 하는 집적 회로 장치.
- 제 1 항에 있어서,순서대로 상기 기판으로부터 증가되는 거리에 배치되고 구성요소 섹션(component section)에서 동일한 경로를 갖는 상기 기판에 가까운 구성요소 상호연결부, 중간 구성요소 상호연결부, 및 상기 기판으로부터 먼 구성요소 상호연결부에 의해 특성화되며,상기 구성요소 상호연결부들은 각각 상기 구성요소 섹션 내에서 평탄한 저부 영역 및 평탄한 최상부 영역을 포함하고,상기 구성요소 섹션에서 상기 구성요소 상호연결부들은 각각 그들의 폭보다 5 배 이상 긴 길이 또는 그들의 폭보다 10 배 이상 긴 길이를 가지며,상기 구성요소 섹션에서 상기 중간 구성요소 상호연결부의 최상부 영역은 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역에 접하고,상기 구성요소 섹션에서 상기 중간 구성요소 상호연결부의 저부 영역은 상기 기판에 가까운 구성요소 상호연결부의 최상부 영역에 접하며,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76) 및 상기 기판으로부터 먼 구성요소 상호연결부의 최상부 영역들은 하나의 평면으로 연장되고,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76) 및 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역들은 하나의 평면으로 연장되며,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 중간 구성요소 상호연결부의 최상부 영역들은 하나의 평면으로 연장되고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 중간 구성요소 상호연결부의 저부 영역들은 하나의 평면으로 연장되며,상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58) 및 상기 기판에 가까운 구성요소 상호연결부의 최상부 영역들은 하나의 평면으로 연장되고,상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58) 및 상기 기판에 가까운 구성요소 상호연결부의 저부 영역들은 하나의 평면으로 연장되는 것을 특징으로 하는 집적 회로 장치.
- 제 2 항에 있어서,상기 구성요소 섹션(A 내지 G)은 코일(221)의 1 이상의 턴(turn)을 형성하는 것을 특징으로 하는 집적 회로 장치(210).
- 제 2 항에 있어서,상기 구성요소 섹션은 동축 라인(321)의 측벽을 형성하는 것을 특징으로 하는 집적 회로 장치(310).
- 제 2 항에 있어서,상기 구성요소 섹션은 캐패시터 전극 또는 캐패시터 전극의 일부분을 형성하고, 상기 캐패시터 전극 또는 상기 일부분은 10 마이크로미터보다 더 긴 길이를 갖는 것을 특징으로 하는 집적 회로 장치(510).
- 제 2 항에 있어서,상기 중간 구성요소 상호연결부(230)의 최상부 영역은 전체 구성요소 섹션(A 내지 G)을 따라 상기 기판으로부터 먼 구성요소 상호연결부(234)의 저부 영역에 접하고, 상기 중간 구성요소 상호연결부(230)의 저부 영역은 전체 구성요소 섹션(A 내지 G)을 따라 또는 50 마이크로미터 이상의 길이를 따라 상기 기판에 가까운 구성요소 상호연결부(226)의 최상부 영역에 접하는 것을 특징으로 하는 집적 회로 장치(10).
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 와이어링 상호연결부들(58, 68 및 76)은 각각 알루미늄 또는 60 원자 퍼센트 이상의 알루미늄을 포함하거나, 상기 와이어링 상호연결부들(58, 68 및 76)은 각각 구리 또는 60 원자 퍼센트 이상의 구리를 포함하는 것을 특징으로 하는 집적 회로 장치(10).
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 와이어링 상호연결부들(58, 68 및 76)은 상기 회로 장치(10)의 내부 와이어링 상호연결부들이고, 상기 기판으로부터 먼 와이어링 상호연결부(76)보다 상기 기판으로부터 더 멀리 배치된 1 이상의 다른 도전성 구조체 레벨이 존재하는 것을 특징으로 하는 집적 회로 장치(10).
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 기판과 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58) 사이에는 1 이상의 다른 도전성 구조체 레벨(22) 또는 2 이상의 다른 도전성 구조체 레벨(22)이 존재하는 것을 특징으로 하는 집적 회로 장치(10).
- 제 1 항에 있어서,순서대로 상기 기판으로부터 증가되는 거리에 배치되고 구성요소 섹션(component section)에서 동일한 경로를 갖는 상기 기판에 가까운 구성요소 상호연결부, 및 상기 기판으로부터 먼 구성요소 상호연결부에 의해 특성화되며,상기 구성요소 상호연결부들은 각각 상기 구성요소 섹션 내에서 평탄한 저부 영역 및 평탄한 최상부 영역을 포함하고,상기 구성요소 섹션에서 상기 구성요소 상호연결부들은 각각 그들의 폭보다 5 배 이상 긴 길이 또는 그들의 폭보다 10 배 이상 긴 길이를 가지며,상기 구성요소 섹션에서 상기 기판에 가까운 구성요소 상호연결부의 최상부는 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역에 접하고,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76) 및 상기 기판으로부터 먼 구성요소 상호연결부의 최상부 영역들이 하나의 평면으로 연장되고,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76) 및 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역들이 하나의 평면으로 연장되며,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 기판에 가까운 구성요소 상호연결부의 최상부 영역들이 하나의 평면으로 연장되고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 기판에 가까운 구성요소 상호연결부의 저부 영역들이 하나의 평면으로 연장되는 것이 동일하게 유지되거나,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 기판으로부터 먼 구성요소 상호연결부(430)의 최상부 영역들이 하나의 평면으로 연장되고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 및 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역들이 하나의 평면으로 연장되며,상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58) 및 상기 기판에 가까운 구성요소 상호연결부의 최상부 영역들이 하나의 평면으로 연장되고,상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58) 및 상기 기판에 가까운 구성요소 상호연결부의 저부 영역들이 하나의 평면으로 연장되는 것이 동일하게 유지되는 것을 특징으로 하는 집적 회로 장치.
- 제 10 항에 있어서,상기 구성요소 섹션은 코일(221)의 1 이상의 턴을 형성하거나, 상기 구성요소 섹션은 동축 라인(321)의 측벽을 형성하거나, 상기 구성요소 섹션은 캐패시터 전극 또는 캐패시터 전극의 일부분을 형성하고, 상기 캐패시터 전극 또는 상기 일부분은 10 마이크로미터보다 더 긴 길이를 갖는 것을 특징으로 하는 집적 회로 장치(210).
- 제 10 항 또는 제 11 항에 있어서,상기 와이어링 상호연결부들(58, 68 및 76)은 각각 알루미늄 또는 60 원자 퍼센트 이상의 알루미늄을 포함하거나, 상기 와이어링 상호연결부들(58, 68 및 76)은 각각 구리 또는 60 원자 퍼센트 이상의 구리를 포함하거나,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)들은 알루미늄 또는 60 원자 퍼센트 이상의 알루미늄을 포함하고 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)들은 구리 또는 60 원자 퍼센트 이상의 구리를 포함하는 것을 특징으로 하는 집적 회로 장치.
- 제 10 항 또는 제 11 항에 있어서,상기 기판에 가까운 구성요소 상호연결부의 최상부 영역은 전체 구성요소 섹션을 따라 또는 50 마이크로미터 이상의 길이를 따라 상기 기판으로부터 먼 구성요소 상호연결부의 저부 영역에 접하는 것을 특징으로 하는 집적 회로 장치(10).
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 중간 섹션은 각각의 경우에 상기 와이어링 상호연결부들(58, 68 및 76)의 각각의 단부로부터 떨어진 상기 와이어링 상호연결부들(58, 68 및 76)의 길이의 1/3 내지 1/1인 것을 특징으로 하는 집적 회로 장치.
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 저부 영역은 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 최상부 영역이 연장되는 평면으로부터, 상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 높이의 20 퍼센트 미만인 최대 거리를 가지며,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 저부 영역은 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)의 최상부 영역이 연장되는 평면으로부터, 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 높이의 20 퍼센트 미만인 최대 거리를 갖는 것을 특징으로 하는 집적 회로 장치.
- 제 15 항에 있어서,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 전체 저부 영역은 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 최상부 영역이 연장되는 평면으로부터, 상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)의 높이의 20 퍼센트 미만인 최대 거리를 가지며, 상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68)의 전체 저부 영역은 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)의 최상부 영역이 연장되는 평면으로부터, 상기 중간 도전성 구조체 레벨의 상호연결부(68)의 높이의 20 퍼센트 미만인 최대 거리를 갖는 것을 특징으로 하는 집적 회로 장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,도전성 구조체 레벨의 도전성 구조체들은 상기 도전성 구조체 레벨 내에서 상기 도전성 구조체 레벨의 최대 높이의 20 퍼센트 미만으로 변화되는 높이를 갖는 것을 특징으로 하는 집적 회로 장치.
- 제 2 항 내지 제 6 항 중 어느 한 항에 따른 집적 회로 장치를 생성하는 방법에 있어서,상기 와이어링 상호연결부들(58, 68 및 76)은 각각의 경우에서 각각의 도전성 구조체 레벨의 상호연결부들을 격리(take up)시키는 전기 절연성 층의 증착 이후에 상기 절연 층을 패터닝하기 위해 단일 포토리소그래피 방법만이 사용되는 싱글 다마신 방법(single damascene method)에 의해 생성되는 것을 특징으로 하는 집적 회로 장치를 생성하는 방법.
- 제 2 항 내지 제 6 항 중 어느 한 항에 따른 집적 회로 장치를 생성하는 방법에 있어서,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)는 차감 방법(subtractive method)에 의해 패터닝되고,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 또는 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)는 첨가 방법(additive method)에 의해 패터닝 되는 것을 특징으로 하는 집적 회로 장치를 생성하는 방법.
- 제 19 항에 있어서,상기 기판으로부터 먼 도전성 구조체 레벨의 와이어링 상호연결부(76)는 반응성 이온 에칭에 의해 패터닝되는 것을 특징으로 하는 집적 회로 장치를 생성하는 방법.
- 제 19 항에 있어서,상기 중간 도전성 구조체 레벨의 와이어링 상호연결부(68) 또는 상기 기판에 가까운 도전성 구조체 레벨의 와이어링 상호연결부(58)는 다마신 방법에 의해 패터닝되는 것을 특징으로 하는 집적 회로 장치를 생성하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102005045060.1 | 2005-09-21 | ||
| DE102005045060A DE102005045060B4 (de) | 2005-09-21 | 2005-09-21 | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Verfahren zu ihrer Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070033300A KR20070033300A (ko) | 2007-03-26 |
| KR100873450B1 true KR100873450B1 (ko) | 2008-12-11 |
Family
ID=37514239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060092017A KR100873450B1 (ko) | 2005-09-21 | 2006-09-21 | 복수의 도전성 구조체 레벨을 갖는 집적 회로 장치 및 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8258628B2 (ko) |
| EP (1) | EP1768180B1 (ko) |
| JP (1) | JP2007116135A (ko) |
| KR (1) | KR100873450B1 (ko) |
| DE (2) | DE102005045060B4 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005045059B4 (de) * | 2005-09-21 | 2011-05-19 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Spule sowie Verfahren zur Herstellung |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003309181A (ja) | 2002-04-16 | 2003-10-31 | Mitsubishi Electric Corp | 半導体装置の製造方法及び、キャパシタの製造方法 |
-
2005
- 2005-09-21 DE DE102005045060A patent/DE102005045060B4/de not_active Expired - Fee Related
-
2006
- 2006-08-23 EP EP06119368A patent/EP1768180B1/de not_active Ceased
- 2006-08-23 DE DE502006007151T patent/DE502006007151D1/de active Active
- 2006-09-20 US US11/523,957 patent/US8258628B2/en active Active
- 2006-09-21 KR KR1020060092017A patent/KR100873450B1/ko active IP Right Grant
- 2006-09-21 JP JP2006255789A patent/JP2007116135A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| DE502006007151D1 (de) | 2010-07-22 |
| EP1768180B1 (de) | 2010-06-09 |
| DE102005045060B4 (de) | 2007-07-05 |
| US8258628B2 (en) | 2012-09-04 |
| DE102005045060A1 (de) | 2007-03-22 |
| EP1768180A3 (de) | 2008-07-02 |
| EP1768180A2 (de) | 2007-03-28 |
| KR20070033300A (ko) | 2007-03-26 |
| JP2007116135A (ja) | 2007-05-10 |
| US20080224318A1 (en) | 2008-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20131122 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20141125 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151127 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161129 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171124 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
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