JPH0437136A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は各種電子機器に搭載されるメモリー光電変換装
置、信号処理装置等の半導体集積回路装置に関し、特に
その電極構造に関するものである。

従来の半導体装置の２層配線の構造を第８図に示す半導
体基板１上に、熱酸化あるいは気相成長（ＣＶＤ）によ
り層間絶縁膜２が形成される。次に所望の位置の層間絶
縁膜２を通常のフォトリソグラフィー工程により開孔し
第１スルーホール３を形成し、スパッタリングあるいは
ＣＶＤにより第１層電極配線材料（ポリンリコン、Ａｆ
金合金）を成膜し、フォトリソグラフィー工程により、
電極配線４を形成する。

次に、層間絶縁膜５をＣＶＤあるいはスパッタリングに
より成膜し、同じく所望の位置の層間絶縁膜５に開孔し
、第２スルーホール６を形成する。

次に、スパッタリング、ＣＶＤ等により第２層電極配線
材料（Ａ４７合金等）を成膜し、フォトリソ工程で電極
配線７を形成する。

上記工程において素子の平坦化のためにＰＳＧ、ＢＰＳ
Ｇのリフロー、スピンオングラス法（ＳＯＧ）、エッチ
バック法など層間絶縁膜の平担化の為の成膜技術が実用
化されている。

また、電極配線の平坦化にはバイアススパッタ法等が用
いられる。

〔発明が解決しようとしている課題〕

しかしながら、上記の従来技術では、スルーホール深さ
の異なる開孔に対しては、平坦化することが極めて困難
である。

すなわち、層間絶縁膜による平坦化では、下地の段差に
より、スルーホールの深さが下地段差の凸部より凹部の
方が大きくなる。これらの場所にスルーホールを開孔す
る場合、配線電極の成膜時にバイアススパッタ法を用い
ても全てのスルーホールを平坦化することは出来ない。

また、第１層から第３層に電気的導通をとる場合、従来
技術では、第１層から第２層へのスルーホールと第２層
から第３層へのスルーホールの２回の開孔を通して行な
っていた。

それは、第１層から直接第３層へ接続するスルーホール
は層間絶縁膜が厚くなる為、アスペクト比が大きくなる
ので、従来技術の配線材料の成膜ではスルーホールを十
分に埋め込めないばかりかスルーホール段差を平坦化で
きない。

〔目的〕

本発明は上述した技術課題に鑑みなされたものであり、
平坦化された多層配線構造を提供し、高性能で低価格な
半導体装置を提供することを目的とする。

本発明の別の目的は多層配線構造の平坦化技術に優れた
半導体装置の製造方法を提供するものである。

本発明の目的を達成する為の構成は、半導体基体上に電
極配線が絶縁膜を介して接続されるよう形成されている
半導体装置において、前記絶縁膜の開孔の短辺の寸法が
、前記絶縁膜の開孔されている部分が厚い程小さ（なる
ように形成されていることを特徴とする半導体装置であ
る。

又、請求項（１）に記載の半導体装置の製造方法におい
て、上記電極配線の形成工程がアルキルアルミニウムハ
イドライドと水素とを利用したＣＶＤ法により成膜する
工程を含むことを特徴とする半導体装置の製造方法であ
る。

〔作用〕

本発明では、アルキルアルミニウムハイドライドと水素
とを利用したＣ　Ｖ　Ｄ法により、スルーホール寸法の
短辺方向の寸法を、スルーホールの層間絶縁膜厚（開孔
部の側壁の高さ）の厚い程小さくすることにより、選択
的に成長するＡβの成膜速度を制御して、スルーホール
内へ埋め込むことにより、成膜後スルーホール表面を平
坦化することを可能にしたものである。

〔実施例〕

以下、本発明の好適な実施態様について説明する。

第１図は、本発明の好適な実施態様例を説明する為の模
式的断面図である。

１０１は半導体素子の形成された半導体基体、１０２は
第１の絶縁膜、１０３は第１開孔、１０４は第１配線層
、１０５は第２絶縁膜、１０７は第２配線層である。】
６１は第２開孔、１６２は第３開孔である。

ここでは、第３開孔１６２より第２開孔１６１の大きさ
を大きくすることで金属の堆積する領域の面積を大きな
ものとしている。逆に第３開孔１６２の深さは第２開孔
１６〕より深くなっている。

このような開孔形状の組み合わせにより埋め込む導電材
料の膜厚方向へ成長を制御することができ、１回の堆積
工程で平坦な配線層を形成することができるのである。

＜Ａｆ！−ＣＶＤ法の説明〉 （成膜方法） 本発明による電極配線の形成に好適な成膜方法について
以下に説明する。

この方法は、上述した構成の電極を形成する為にＬ　＞
　Ｈ＞　Ｗの関係にあるコンタクトホールへ導電材料を
埋め込むのに適した成膜方法である。

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである。

（以下Ａｆ−ＣＶＤ法と称する） 特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）’またはジメチルアルミニウムハイド
ライド（ＤＭＡＨ）を用い、反応ガスとしてＨ，ガスを
用い、これらの混合ガスの下で基体表面を加熱すれば良
質のＡｌ膜を堆積することが出来る。ここで、Ａｆ選択
堆積の際には直接加熱または間接加熱により基体の表面
温度をアルキルアルミニウムハイドライドの分解温度以
上４５０℃未満に保持することが好ましく、より好まし
くは２６０℃以上４４０℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡｌ膜を形
成することができる。例えば、ｌ／膜形成時の基体表面
温度をより好ましい温度範囲である２６０℃〜４４０℃
とした時、３０００人〜５０００人／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡＡ
の単結晶が形成される。このＡＩは電極／配線材料とし
て望まれるあらゆる特性に優れたものとなる。即ち、ヒ
ルロックの発生確率の低減、アロイスパイク発生確率の
低減が達成されるのである。

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質のＡＩ！を選択的に形成でき、且つそ
のＡｆが結晶性に優れているが故に下地のシリコン等と
の共晶反応によるアロイスパイクの形成等がほとんどみ
られないか極めて少ないものと考えられる。そして、半
導体装置の電極として採用した場合には従来考えられて
きたＡｆ電極の概念を越えた従来技術では予想だにしな
かった効果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡＩ！は
単結晶構造となることを説明したが、このＡＡ−ＣＶＤ
法によれば以下のようなＡＩを主成分とする金属膜をも
選択的に堆積でき、その膜質も優れた特性を示すのであ
る。

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて ５ｉＨｎ　　　Ｓｉｘ　Ｈ，Ｓｉｓ　Ｈａ　　　５ｉ（
ＣＨＩ）４　　　ＳｉＣｚｍ、５ｉＨ２Ｃｚｚ、Ｓ　Ｉ
ＨＣＡ　ｓ等のＳｉ原子を含むガスや、Ｔｉ（、ｆａ　
、ＴｉＢｒｎ　、Ｔｉ　（ＣＨｓ　）　ａ等のＴｉ原子
を含むガスや、 ビスアセチルアセトナト銅Ｃｕ　（Ｃｓ　Ｈ２Ｏ、）、
ビスジピバロイルメタナイト銅Ｃｕ（Ｃ＋Ｈ，９０，）
２　、ビスヘキサフルオロアセチルアセトナト銅Ｃｕ　
（Ｃｓ　ＨＦ６０２　）２等のＣｕ原子を含むガス を適宜組み合わせて導入して混合カス雰囲気として、例
えばＡｆ−３ｉ、Ａｎ−Ｔｉ、ＡｌＣｕ、ＡＡ’−３ｉ
−Ｔｉ、Ａｆ−８ｉ−Ｃｕ等の導電材料を選択的に堆積
させて電極を形成してもよい。

また、上記Ａｌ−ＣＶＤ法は、選択性に優れた成膜方法
であり、且堆積した膜の表面性が良好であるために、次
の堆積工程に非選択性の成膜方法を適用して、上述の選
択堆積したＡｌ膜および絶縁膜としてのＳ　ｉ　Ｏｒ等
の上にもＡＩ又はＡＡを主成分とする金属膜を形成する
ことにより、半導体装置の配線として汎用性の高い好適
な金属膜を得ることができる。

このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡＩ、Ａ７−８ｉ。

Ａｊｌ’−Ｔｉ、ＡＩ！−ＣｕＳＡｎ！−８１−Ｔｉ。

Ａｌ−８ｉ−Ｃｕと非選択的に堆積したＡｆ。

Ａｊ！−５ｉ、ＡＡ−Ｔｉ、Ａｆ−Ｃｕ、ＡＩ！Ｓ　１
−ＴＮ、　Ａｆ−３１−Ｃｕとの組み合わせ等である。

非選択堆積のための成膜方法としては上述したＡｌ−Ｃ
ＶＤ法以外のＣＶＤ法やスパッタリング法等がある。

（成膜装置） 次に本発明による電極を形成するに好適な成膜装置につ
いて説明する。

第２図乃至第４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロック室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ１雰囲気に置き換える為の室で
ある。次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌＩ３−ＣＶＤ法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも２００℃
〜４５０℃の範囲で加熱可能な発熱抵抗体３１７を有す
る基体ホルダ３１８が内部に設けられるとともに、ＣＶ
Ｄ用原料ガス導入ライン３１９によって室内にバブラー
３１９−１で水素によりバブリングされ気化されたアル
キルアルミニウムハイドライド等の原料ガスが導入され
、またガスライン３１９′より反応ガスとしての水素ガ
スが導入されるように構成されている。次のＲｆエツチ
ング室３１３は選択堆積後の基体表面のクリーニング（
エツチング）をＡｒ雰囲気下で行う為の室であり、内部
には基体を少なくとも１００℃〜２５０℃の範囲で加熱
可能な基体ホルダ３２０とＲｆエツチング用電極ライン
３２１とが設けられるとともに、Ａｒガス供給ライン３
２２が接続されている。次のスパッタ室３１４は基体表
面にＡｒ雰囲気下てスパッタリングにより金属膜を非選
択的に堆積する室であり、内部に少なくとも２００°Ｃ
〜２５０℃の範囲で加熱される基体ホルダ３２３とスパ
ッタターゲツト材３２４ａを取りつけるターケラト電極
３２４とが設けられるとともに、Ａｒガス供給ライン３
２５が接続されている。最後のロードロック室３１５は
金属膜堆積完了後の基体を外気中に出す前の調整室であ
り、雰囲気をＮ、に置換するように構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第２図と
同じ部分については同一符号とする。第３図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ３】２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。

このような構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることか可能で
ある。

上記構成の金属膜連続形成装置は、実際的には、第４図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１、ＣＶＤ反応室３１２　、Ｒ，ｆエツチ
ング室３１３、スパッタ室３１４、ロードロック室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロック室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつＢＢ力方向伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第５図中に矢印で示すよう
に、基体を工程に従って順次ロードロック室３１１から
ＣＶＤ室３１２、Ｒｆエツチング室３１３、スパッタ室
３１４、ロードロック室３１５へと、外気にさらすこと
なく連続的に移動させることができるようになっている
。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順に
ついて説明する。

第６図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０℃〜４５０℃に保持して、アルキルアルミニ
ウムハイドライドとしてＤＭＡＨのガスと水素ガスとの
混合雰囲気での熱ＣＶＤ法により開孔内の半導体が露出
した部分に選択的にＡＡを堆積させる。もちろん前述し
たようにＳｉ原子等を含むガスを導入してＡＩ！−８ｉ
等のＡＩ！を主成分とする金属膜を選択的に堆積させて
もよい。次にスパッタリング法により選択的に堆積した
Ａｆおよび絶縁膜上にＡＩ！又はＡｆを主成分とする金
属膜を非選択的に形成する。その後、所望の配線形状に
非選択的に堆積した金属膜をパターニングすれば電極お
よび配線を形成することが出来る。

次に、第３図及び第６図を参照しながらＡｊ！−ＣＶＤ
法の顕著な効果を含めてその手順を具体的に説明する。

まず基体の用意をする。基体としては、例えば単結晶Ｓ
ｉウェハ上に各口径の開孔の設けられた絶縁膜が形成さ
れたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図である。

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。

基体上への第１配線層としての電極となるＡｆ成膜の手
順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としておく。そして、排気系３１６ｂ
により反応室３１２内をほぼ１ｘｌＯ−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はｌＸｌ０−’
Ｔｏｒｒより悪くてもＡＩ！は成膜出来る。

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。

第２のガスライン３１９′は反応ガスとしてのＨ２用で
あり、この第２のカスライン３１９′からＨ２を流し不
図示のスローリークバルブの開度を調整して反応室３１
２内の圧力を所定の値にする。この場合の典型的圧力は
略々１．５Ｔｏｒｒがよい。ＤＭＡＨラインよりＤＭＡ
Ｈを反応管内へ導入する。全圧を略々１．５Ｔｏ　ｒ　
ｒ。

ＤＭＡＨ分圧を略々５．０ｘｌＯ−”Ｔｏｒｒとする。

その後ハロゲンランプ３３０に通電しウェハを直接加熱
する。このようにしてＡＩ！を選択的に堆積させる。

所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるＡＩ！膜の所定の堆積時
間とは、Ｓｉ（単結晶シリコン基体１）上のＡＩ！膜の
厚さが、５１０２（熱酸化シリコン膜２）の膜厚と等し
くなるまでの時間であり、実験によりあらかじめ求める
ことが出来る。

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にＡｆ膜４０５が堆積するのであ
る。

以上を開口（コンタクトホール）内に電極を形成する為
の第１成膜工程と称する。

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５Ｘ５１０−”Ｔｏ　ｒ　ｒ以下の真空度に
到達するまで排気する。同時に、Ｒｆエツチング室３１
３を５Ｘ１０−’Ｔｏｒｒ以下に排気する。両室が上記
真空度に到達したことを確認した後、ゲートバルブ３１
０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１２
からＲｆエツチング室３１３へ移動し、ゲートバルブ３
１０Ｃを閉じる。基体をＲｆエツチング室３１３に搬送
し、排気系３１６ｃによりＲｆエツチング室３１３を１
０−’Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後Ｒｆエツチング用アルゴン供給ライン３２２により
アルゴンを供給し、Ｒｆエツチング室３１３を１０　　
’　〜１０−”Ｔｏ　ｒ　ｒのアルゴン雰囲気に保つ。

Ｒｆエツチング用基体ホルダー３２０を２００℃程に保
ち、Ｒｆエツチング用電極３２１へ１００ＷのＲｆパワ
ーを６０秒間程供給し、Ｒｆエツチング室３１３内でア
ルゴンの放電を生起させる。このようにすれば、基体の
表面をアルゴンイオンによりエツチングし、ＣＶＤ堆積
膜の不要な表面層をとり除くことができる。この場合の
エツチング深さは酸化物相当で約１００程度度とする。

なお、ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表
面エツチングを行ったが、真空中を搬送される基体のＣ
ＶＤ膜の表面層は大気中の酸素等を含んでいないため、
Ｒｆエツチングを行わなくてもかまわない。その場合、
Ｒｆエツチング室３１３は、ＣＶＤ反応室１２とスパッ
タ室３１４の温度差が大きく異なる場合、温度変化を短
時間で行なうための温度変更室として機能する。

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後アルゴンの流入を停止し、Ｒｆエツチング室３
１３内のアルゴンを排気する。

Ｒｆエツチング室３１３を５ｘｌＯ−’Ｔｏｒｒまで排
気し、かつスパッタ室３１４を５×１０Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｄを開く。その後、基
体を搬送手段を用いてＲｆエツチング室３１３からスパ
ッタ室３１４へ移動させゲートバルブ３１０ｄを閉じる
。

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様に１０”’−１０
−３Ｔｏ　ｒ　ｒのアルゴン雰囲気となし、基体を載置
する基体ホルダー３２３の温度を２００〜２５０℃程に
設定する。そして、５〜１０ＫＷのＤＣパワーでアルゴ
ンの放電を行い、ＡＡやＡｌ−５ｉ　　（Ｓｉ　：０．
５％）等のターゲツト材をアルゴンイオンで削りＡＡや
ＡｌＳｉ等の金属を基体上に１００００人／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程である
。これを電極と接続する配線を形成する為の第２成膜工
程と称する。

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。ロードロッ
ク室３１１を５ｘ　Ｉ　Ｃｌ’Ｔｏ　ｒ　ｒ以下に排気
した後、ケートバルブ３１０ｅを開き基体を移動させる
。ゲートバルブ３１０ｅを閉じた後、ロードロック室３
】１にＮ２ガスを大気圧に達するまで流しゲートバルブ
３１０ｆを開いて基体を装置の外へ取り出す。

以上の第２　Ａ、　ｌ膜堆積工程によれば第６図（Ｃ）
のように８１０２膜４０２上にＡＡ膜４０６を形成する
ことができる。

そして、このＡｊ？膜４０６を第６図（Ｄ）のようにパ
ターニングすることにより所望の形状の配線を得ること
ができる。

（実験例） 以下に、上記Ａｊ７−ＣＶＤ法が優れた成膜方法であり
、且つそれにより開孔内に堆積したＡＩ！がいかに良質
の膜であるかを実験結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人のＳ　Ｉ　Ｏ、を形成し０．２５μ
ｍＸ０１２５μｍ角から１００．ｃｚｍｘ１００μｍ角
の各種口径の開孔をバターニングして下地のＳｉ単結晶
を露出させたものを複数個用意した。（サンプル１−１
） これらを以下の条件によるＡｎ−ＣＶＤ法によりＡｌ膜
を形成した。原料カスとしてＤＭＡＨ１反応ガスとして
水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡ８分圧を５．ｏ
ｘｉｏ　　’Ｔｏｒｒという共通条件のもとて、ハロケ
ンランプに通電する電力量を調整し直接加熱により基体
表面温度を２００℃〜４９０℃の範囲で設定し成膜を行
った。

その結果を表１に示す。

表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａｌが開孔内に３０００〜５０００人
／分という高い堆積速度で選択的に堆積した。

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
ＡＩ膜の特性を調べてみると、炭素の含有はな（、抵抗
率２．８〜３．４μΩｃｍ、反射率９０〜９５％、１μ
ｍ以上のヒロック密度が０〜１０であり、スパイク発生
（０，１５μｍ接合の破壊確率）がほとんどない良好な
特性であることが判明した。

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干劣るも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえず、スルーブツトも７〜１０枚／Ｈであった。

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μｍ以上のヒロック密度が１０〜１０’
ｃｍ−、アロイスパイク発生が０〜３０％となり、開孔
内のＡＩ膜の特性は低下した。

次に上述した方法がコンタクトホールやスルーホールと
いった開孔にいかに好適に用いることができるかを説明
する。

即ち以下に述べる材料からなるコンタクトポル／スルー
ホール構造にも好ましく適用されるのである。

上述したサンプル１〜１にＡＩを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にＡｉ’
膜を形成した。

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりバターニ
ングを行い、単結晶シリコン表面を部分的に吐出させた
。

このときの熱酸化５ｉＯｚ膜の膜厚は８０００人、単結
晶シリコンの露出部即ち開口の大きさは０．２５μｍｘ
０．２５μｍ〜１００μｍＸ１００μｍであった。この
ようにしてサンプル１−２を準備した。（以下このよう
なサンプルを“ＣＶＤ５　ｉ　Ｏ，（以下Ｓ　ｉ　Ｏ，
ト略ｔ）　／単Ｐ、晶シ’）コン”と表記することとす
る）。

サンプル１〜３は常圧ＣＶＤによって成膜したボロンド
ープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン、 サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、 サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、 サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−８ｉＮと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−３ｉＮと略す）／
単結晶シリコン、 サンプル１−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−３ｉＮと略す）／単結晶シリコン、 サンプル１−９はＥＣＲ装置によって成膜した窒化膜（
以下ＥＣＲ−３ｉＮと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１〜１−１．７９（注意：サンプル番号１−
１０．２０．３０．４０．５０．６０．７０．８０，９
０．１００゜１１０．１２０，１３０．１４０，１５０
゜１６０．１７０は欠番）を作成した。第１の基体表面
材料として単結晶シリコン（単結晶Ｓｉ）、多結晶シリ
コン（多結晶Ｓｉ）、非晶質シリコン（非晶質Ｓ１）、
タングステン（Ｗ）、モリブデン（ＭＯ）、タンタル（
Ｔａ）、タングステンソリサイド（ＷＳｉ）　　チタン
シリ号イド（Ｔ　ｉＳ　１　）　、アルミニウム（Ａｎ
、アルミニウムシリコンＣＡｌ−８ｉ）、チタンアルミ
ニウム（ＡＩ！−Ｔｉ）、チタンナイトライド（Ｔｉ−
Ｎ）、銅（Ｃｕ）、アルミニウムシリコン銅（Ａｌ−８
１−Ｃｕ）　、アルミニウムパラジウム（Ａｌ−Ｐｄ）
　、チタン（Ｔｊ）、モリブデンシリサイド（Ｍｏ−５
ｉ）、タンタルシリサイド（Ｔａ−３ｉ）を使用した。

第２の基体表面材料としてはＴ−３ｉｏ２．Ｓ　ｉｏ３
．ＢＳＧＰＳＧ、ＢＰＳＧ、Ｐ−８ｉＮ、Ｔ−３ｉＮ。

ＬＰ−８ｉＮ、ＥＣＲ−３ｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡＡ膜を形成することができた。

次に、以上のようにＡｌを選択堆積させた基体に上述し
たスパッタリング法により非選択的に堆積させてバター
ニングした。

その結果、Ａｌ膜と開孔内の選択堆積したＡＡ膜とは、
開孔内のＡｊ？膜の表面性がよいために良好で電気的に
も機械的にも耐久性の高いコンタクト状態となっていた
。

以上のようにＡＩ！−ＣＶＤ法は半導体製造プロセスに
おいて従来の成膜技術では達成できながったような良好
な膜を制御性よく形成することができる。

（実施例］） 本発明の実施例を第２図（Ａ）〜（Ｃ）に従って説明す
る。

第２図に示すように素子を作り込んだ半導体基体１０１
上には２００〜５０００人の熱酸化膜と３０００〜５ｏ
ｏｏ人のＰＳＧ膜で構成された第１層間絶縁膜１０２お
よび所望の位置に第１層間絶縁膜１０２をフォトリソグ
ラフィー工程により開孔した第１スルーホール１０３を
形成した。次にスパッタリング法により、八ｌ−８１（
Ｓｉ：］％）を１００℃〜５００　’Ｃの基板温度で５
０００人〜１２０００人の膜厚となるよう成膜し、フ第
１・リソ工程にて第１層配線電極１０４を形成する。（
第２図（Ａ）） 次に第２図（Ｂ）に示すようにＰＳＧ膜とＳＯＧ膜を積
層して、４０００人〜１２０００人の第２層間絶縁膜１
０５を形成し、所望の位置に第２層間絶縁膜１０５をフ
ォトリソ工程により開孔し、第２スルーホール】６１を
形成した。また同時に別の所望の位置には、第１層間絶
縁膜１０２および第２層間絶縁膜を開孔した第２スルー
ホール１６２を形成した。第２スルーホール１６１．１
６２の開孔では、スルーホール１６２の開孔部の眉間絶
縁膜厚は、スルーホール１６１の開孔部の層間絶縁膜よ
り厚くなるようにした。

この時スルーホール開孔寸法は（スルーホール１６２の
短辺寸法）＜（スルーホール１６１の短辺寸法）という
関係にした。即ち、好ましくはスルーホール深さが１６
１＋７０００人、１６２：１４０００人の時、スルーホ
ール短辺寸法は１６１のスルーホールに対してＡ〜％の
範囲より望ましくは１／２．７とする。

次に第２図（Ｃ）に示すように第２層配線電極としてＡ
ｆを成膜した。この時成膜条件は５×１０−”Ｔｏｒｒ
以下に排気された反応室にキャリアガスとしてＨ２を用
いてＤＭＡＨを導入し、基体表面温度を２７０℃として
熱ＣＶＤ法により成膜した。ここでは圧力を０．５〜７
６０Ｔｏ　ｒ　ｒ、望ましくは０．１〜０．８Ｔｏｒｒ
とし、基板温度を２６０〜４４０℃、ＤＭＡＨ分圧をｐ
ｅｐｏ圧力の１×１０−Ｇ〜１．３Ｘ１０−”倍とする
とよい。またＡｆ−３ｉを成膜する場合にはＳｉ、Ｈ，
をＤｅｐｏ圧力のｌＸｌ０−’　〜ｌＸ１０−４倍で添
加すればよい。上記のように成膜したＡｌはスルーホー
ル内に選択的に堆積し、また、スルーホール寸法により
成長速度が異なる（即ち、スルーホール短辺寸法が小さ
い程成長速度が速い）ため、上記のようにスルーホール
寸法を選ぶことにより、スルーホール内を平坦に埋め込
むことができた。

次に、スルーホール内にＡｆを埋め込んだ後、真空を破
らずにスパッタ法によりＡＩ又はＡＩ！−８ｉを１００
℃〜５００℃の基板温度で４０００〜１２０００人の膜
厚で成膜にフォトリソ工程によりパターニングして第２
層配線電極を形成した。こうして前述した第１図のよう
な多層配線構造が得られた。

上記の実施例においては、第２層配線から第１層配線お
よび半導体基板へ同時に電気的接続が出来る。特に、ス
ルーホール１６２では従来第１層配線を介して接続して
いたものに比べ、スルーホール１回の開孔て直接、接続
出来るため、スルーホール段差を平坦化して更にスルー
ホールの導通確率を高めることが出来る。

以上説明した実施例は本発明を応用した一例であり、本
発明は１層以上の配線を有する半導体装置に応用するこ
とが出来る。また半導体基板上に既に凹凸が有る場合で
も同様の効果が得られるのである。

〔発明の効果〕

本発明によれば、厚さの異なる層間絶縁膜に開孔した複
数のスルーホールにおいて、層間絶縁膜が厚い程、スル
ーホールの短辺寸法が小さくなるように形成し、選択Ａ
Ａ−ＣＶＤを用いて、スルーホール内を埋め込むことに
より、 １）深さの異なるスルーホール段差を同時に平坦化する
ことが出来るため以降の工程での信頼性を上げることが
出来る。

２）従来複数回のスルーホール開孔で接続していた複数
層上層の配線への接続を１回の開孔で接続しかつ平坦化
出来るのでスルーホール開孔の確率が高くなり、半導体
装置の歩留り、信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明による半導体装置を示す模式的断面図、 第２図乃至第５図は本発明による半導体装置を製造する
に好適な成膜装置を説明する為の模式第６図は本発明に
よる半導体装置の製造に好適な成膜方法を説明する為の
模式図、 第７図（Ａ）〜（Ｃ）は本発明の実施例による半導体装
置の製造方法を説明する為の模式的断面図、第８図は従
来例を説明する為の模式的断面図である。 １．１０１・・・半導体基体 ２．１０２・・・第１層間絶縁膜 ３．１０３・・・第１スルーホール ４．１０４・・・第１層電極配線 ５．１０５・・・第２層間絶縁膜 ６． １６１、 ２・・・第２スルーホール ７、 ・・第２層電極配線 、３／ｌｌ 」ｅ 第６関 （Ｕ））

Claims (2)

【特許請求の範囲】
1. （１）半導体基体上に電極配線が絶縁膜を介して接続さ
   れるよう形成されている半導体装置において、前記絶縁
   膜の開孔の短辺の寸法が、前記絶縁膜の開孔されている
   部分が厚い程小さくなるように形成されていることを特
   徴とする半導体装置。
2. （２）請求項（１）に記載の半導体装置の製造方法にお
   いて、上記電極配線の形成工程がアルキルアルミニウム
   ハイドライドと水素とを利用したＣＶＤ法により成膜す
   る工程を含むことを特徴とする半導体装置の製造方法。