KR101068576B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 제한된 면적내에서 필요로 하는 정전용량을 확보하고, 스토리지노드의 리닝을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1층간절연막을 관통하는 복수개의 스토리지노드콘택플러그; 각각의 상기 스토리지노드콘택플러그에 접하고, 필라형 제1전극과 상기 제1전극으로부터 소정 간격 이격되어 상기 제1전극을 감싸는 제2전극으로 이루어진 스토리지노드; 및 상기 제2전극 사이를 매립하는 제2층간절연막을 포함하는 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 및 그 제조방법에 관한 것이다.
반도체 메모리 장치 예컨대, 디램(DRAM)의 집적도가 증가함에 따라 제한된 면적 내에서 필요로 하는 정전용량(capacitance)을 확보하기 위하여 많은 연구가 진행되고 있다. 이에 따라, 최근에는 스토리지노드가 3차원 구조 예컨대, 실린더형(cylinder) 구조를 갖는 캐패시터가 도입되었다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 층간절연막(12)을 형성한 다음, 층간절연막(12)을 관통하는 스토리지노드콘택플러그(13)를 형성한다.
다음으로, 스토리지노드콘택플러그(13)를 포함한 층간절연막(12) 전면에 식각정지막(14) 및 분리절연막(15)을 순차적으로 형성한 다음, 분리절연막(15) 및 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13)를 노출시키는 스토리지노드홀(16)을 형성한다.
도 1b에 도시된 바와 같이, 스토리지노드홀(16) 내부에 스토리지노드(17)를 형성한 다음, 습식딥아웃(wet dip out)을 실시하여 분리절연막(15)을 제거한다.
도 1c에 도시된 바와 같이, 스토리지노드(17)를 포함한 구조물 표면을 따라 유전막(18)을 형성한 다음, 유전막(18) 상에 플레이트전극(19)을 형성한다.
하지만, 종래기술은 반도체 장치의 집적도가 증가함에 따라 제한된 면적 내에서 필요로 하는 정전용량을 확보하기 위해 스토리지노드(17)의 높이를 증가시켜야만 한다. 이로 인하여, 습식딥아웃 공정시 스토리지노드(17)가 기울어지는 리닝(leaning)현상 또는 스토리지노드(17) 뽑힘 현상이 빈번하게 발생하여 반도체 장치의 수율이 급격히 감소하는 문제점이 발생한다.
이를 해결하기 위하여 스토리지노드(17) 사이를 지지막으로 연결하여 습식딥아웃 공정시 리닝 또는 뽑힘을 방지하는 방법이 도입되었으나, 지지막을 도입함에 따라 공정스탭이 증가하여 제조시간 및 제조비용이 급격히 증가하는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 면적내에서 필요로 하는 정전용량을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 스토리지노드의 리닝 또는 뽑힘과 같은 불량이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 제1층간절연막을 관통하는 복수개의 스토리지노드콘택플러그; 각각의 상기 스토리지노드콘택플러그에 접하고, 필라형 제1전극과 상기 제1전극으로부터 소정 간격 이격되어 상기 제1전극을 감싸는 제2전극으로 이루어진 스토리지노드; 및 상기 제2전극 사이를 매립하는 제2층간절연막을 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 노출된 상기 스토리지노드 표면 상에 형성된 유전막; 및 상기 유전막 상에 형성되어 상기 제1전극과 상기 제2전극 사이를 매립하는 플레이트전극을 더 포함한다.
상기 제1전극은 상기 스토리지노드콘택플러그의 중심부에 접하고, 상기 제2전극은 상기 스토리지노드콘택플러그의 가장자리에 접하는 구조를 가질 수 있다.
상기 제1전극과 상기 스토리지노드콘택플러그는 서로 동일한 물질로 구성되고, 상기 제1전극은 상기 스토리지노드콘택플러그가 상기 제1층간절연막 위로 돌출된 구조를 가질 수 있다.
상기 제2전극은 도넛형태의 원통구조를 가질 수 있다. 또한, 상기 제2전극은 외측벽 방향으로 하부영역이 확장된 'L'자형 구조를 가질 수 있다.
상기 스토리지노드콘택플러그는 지그재그 형태로 배치될 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1층간절연막을 관통하는 복수개의 스토리지노드콘택플러그를 형성함과 동시에 필라형 제1전극을 형성하는 단계; 상기 제1전극 측벽을 둘러싸는 제1스페이서를 형성하는 단계; 상기 제1전극 측벽을 둘러싸도록 상기 제1스페이서 상에 제2전극 및 제2스페이서를 형성하는 단계; 상기 제2전극 사이를 매립하는 제2층간절연막을 형성하는 단계; 및 평탄화공정을 실시하여 상기 제1전극과 상기 제2전극 사이를 분리시킴과 동시에 상기 제1 및 제2스페이서 상부면을 노출시키는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 제2층간절연막과 상기 제2스페이서는 서로 동일한 물질로 형성하고, 상기 제1스페이서는 상기 제2층간절연막 및 상기 제2스페이서와 식각선택비를 갖는 물질로 형성할 수 있다. 이 경우, 본 발명은 상기 제1스페이서를 선택적으로 제거하여 상기 제1전극과 상기 제2전극 사이를 오픈하는 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀을 포함한 구조물 표면에 유전막을 형성하는 단계; 및 상기 유전막 상에 상기 스토리지노드홀을 매립하는 플레이트전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1스페이서와 상기 제2스페이서는 서로 동일한 물질로 형성하고, 상기 제2층간절연막은 상기 제1스페이서 및 상기 제2스페이서와 식각선택비를 갖는 물질로 형성할 수 있다. 이 경우, 상기 제1 및 제2스페이서를 선택적으로 제거하여 상기 제1전극과 상기 제2전극 사이를 오픈하는 제1스토리지노드홀을 형성함과 동시에 상기 제2전극과 상기 제2층간절연막 사이를 오픈하는 제2스토리지노드홀을 형성하는 단계; 상기 제1 및 제2스토리지노드홀을 포함한 구조물 표면에 유전막을 형성하는 단계; 및 상기 유전막 상에 상기 스토리지노드홀을 매립하는 플레이트전극을 형성하는 단계를 더 포함할 수 있다.
상기 스토리지노드콘택플러그 및 제1전극을 형성하는 단계는, 상기 제1층간절연막을 식각하여 복수개의 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지지노드콘택홀을 매립하고, 상기 제1층간절연막을 덮도록 도전막을 형성하는 단계; 및 상기 제1층간절연막이 노출될때까지 상기 도전막을 선택적으로 식각하여 스토리지노드콘택플러그를 형성함과 동시에 필라형 제1전극을 형성하는 단계를 포함할 수 있다. 이때, 상기 제1전극은 상기 스토리지노드콘택플러그의 중심부에 접하도록 형성할 수 있다.
상기 제1스페이서를 형성하는 단계는, 상기 스토리지노드콘택플러그의 가장자리가 노출되도록 형성할 수 있다.
상기 제2전극 및 제2스페이서를 형성하는 단계는, 상기 제1스페이서를 포함한 구조물 표면을 따라 도전막 및 스페이서용 절연막을 순차적으로 형성하는 단계; 및 제1층간절연막이 노출될때까지 전면식각공정을 실시하여 제2스페이서 및 제2전극을 형성하는 단계를 포함할 수 있다. 이때, 상기 제2전극은 외측벽 방향으로 하부영역이 확장된 'L'자형 구조를 갖도록 형성할 수 있다.
상기 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.
상기 평탄화공정이 완료된 시점에서 상기 제2전극은 도넛형태의 원통구조를 가질 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 필라형 제1전극과 제1전극을 감싸는 제2전극으로 이루어진 스토리지노드를 구비함으로써, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 안정적으로 제공할 수 있는 효과가 있다.
또한, 제2전극 사이를 매립하는 제2층간절연막을 구비함으로써, 공정간 스토리지노드의 리닝, 뽑힘을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 도시한 공정단면도.
도 2a는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 단면도.
도 2b는 도 2a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 3a 내지 도 3h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 4a는 도 3a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4b는 도 3c에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4c는 도 3f에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4d는 도 3h에 도시된 A-A'절취선을 따라 도시한 평면도.
도 5a는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도.
도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 단면도.
도 2b는 도 2a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 3a 내지 도 3h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 4a는 도 3a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4b는 도 3c에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4c는 도 3f에 도시된 A-A'절취선을 따라 도시한 평면도.
도 4d는 도 3h에 도시된 A-A'절취선을 따라 도시한 평면도.
도 5a는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도.
도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 단면도, 도 2b는 도 2a에 도시된 A-A'절취선을 따라 도시한 평면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(31), 기판(31) 상에 형성된 제1층간절연막(32)을 관통하는 복수개의 스토리지노드콘택플러그(36), 각각의 스토리지노드콘택플러그(36)에 접하고, 필라형 제1전극(37A)과 제1전극(37A)으로부터 소정 간격 이격되어 제1전극(37A)을 감싸는 제2전극(39B)으로 이루어진 스토리지노드(100A), 제2전극(39B) 사이를 매립하는 제2층간절연막(41A), 노출된 스토리지노드(100A) 표면 상에 형성된 유전막(43) 및 유전막(43) 상에 형성되어 제1전극(37A)과 제2전극(39B) 사이를 매립하는 플레이트전극(44)을 포함한다.
스토리지노드콘택플러그(36)는 스토리지노드(100A)가 형성될 공간을 최대한 확보하기 위하여 지그재그 형태로 배치된 구조를 갖는다. 따라서, 스토리지노드콘택플러그(36)에 접하는 스토리지노드(100A)도 지그재그 형태로 배치된 구조를 갖는다.
필라형(또는 기둥형) 제1전극(37A)은 스토리지노드콘택플러그(36)의 중심부에 연결된 구조를 갖는다. 이때, 제1전극(37A)은 스토리지노드콘택플러그(36)와 동시에 형성된 것으로, 동일물질로 구성된다. 따라서, 제1전극(37A)은 스토리지노드콘택플러그(36)가 기판(31)의 수직방향으로 돌출된 구조를 갖고, 스토리지노드콘택플러그(36)와 일체형으로 이루어진 구조물이다.
제1전극(37A)을 감싸는 제2전극(39B)은 도넛형태의 원통구조를 가지며, 스토리지노드콘택플러그(36)의 가장자리에 연결된 구조를 갖는다. 제2전극(39B)은 스토리지노드콘택플러그(36)와 접촉면적을 증가시킴과 동시에 지지력을 향상시키기 위하여 도넛형태의 원통구조를 갖되, 하부영역이 외측벽 방향으로 확장된 'L'자형 구조를 가질 수 있다. 제2전극(39B)은 제1전극(37A)와 소정 간격 이격된 구조를 가짐으로써, 유전막(43) 및 플레이트전극(44)이 형성될 공간을 제공한다. 그리고, 제2전극(39B)은 제1전극(37A)과 동일한 물질로 구성되거나, 또는 상이한 물질로 구성될 수 있다.
상술한 제1전극(37A) 및 제2전극(39B)으로 이루어진 스토리지노드(100A)는 유전막(43)과 접하는 접촉면적을 실린더형 스토리지노드보다 증가시킬 수 있다. 따라서, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 제공할 수 있다.
스토리지노드콘택플러그(36), 제1전극(37A) 및 제2전극(39B)은 실리콘막 또는 금속성막을 포함한다. 실리콘막은 폴리실리콘막을 포함한다. 그리고, 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함한다.
제1층간절연막(32)은 스토리지노드(100A), 유전막(43) 및 플레이트전극(44)으로 이루어진 캐패시터와 기판(31) 사이를 분리하는 역할을 수행한다. 그리고, 제2층간절연막(41A)은 공정간 스토리지노드(100A)의 리닝 또는 뽑힘을 방지하는 역할을 수행한다. 이는 제2층간절연막(41A)이 제2전극(39B) 사이를 매립하고 있기 때문이다.
제1층간절연막(32) 및 제2층간절연막(41A)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 그리고, 이들은 서로 동일한 물질로 구성되거나, 또는 서로 상이한 물질로 구성될 수 있다.
유전막(43)은 노출된 제1전극(37A)의 상부면 및 측벽, 노출된 제2전극(39B)의 상부면 및 내측벽 그리고, 제2층간절연막(41A) 상부면을 덮는 구조를 갖는다. 그리고, 유전막(43) 상에 형성된 플레이트전극(44)은 제1전극(37A)과 제1전극(39B) 사이를 매립함과 동시에 기판(31) 전면을 덮는 구조를 갖는다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 필라형 제1전극(37A)과 제1전극(37A)을 감싸는 제2전극(39B)으로 이루어진 스토리지노드(100A)를 구비함으로써, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 안정적으로 제공할 수 있다.
또한, 제2전극(39B) 사이를 매립하는 제2층간절연막(41A)을 구비함으로써, 공정간 스토리지노드(100A)의 리닝, 뽑힘을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a 및 도 3a에 도시된 A-A'절취선을 따라 도시한 평면도인 도 4a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(31) 상에 제1층간절연막(32)을 형성한다. 이때, 제1층간절연막(32)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 제1층간절연막(32)을 선택적으로 식각하여 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노드콘택홀(33)은 후속 스토리지노드가 형성될 공간을 최대한 확보하기 위하여 지그재그 형태로 형성한다.
다음으로, 스토리지노드콘택홀(33)을 완전히 매립함과 동시에 층간절연막(34) 전면을 덮도록 제1도전막(34)을 형성한다. 제1도전막(34)은 실리콘막 또는 금속성막으로 형성할 수 있다. 실리콘막은 폴리실리콘막을 포함하고, 금속성막은 텅스텐막(W)과 같은 금속막, 이리듐산화막(IrO2)과 같은 금속산화막, 티타늄질화막(TiN)과 같은 금속질화막 및 티타늄실리사이드(TiSi)와 같은 금속실리사이드막을 포함한다.
여기서, 제1도전막(34)의 높이(H1)는 제1층간절연막(32)의 상부면을 기준으로 예정된 스토리지노드의 높이(H2)보다 더 높게 형성한다.
다음으로, 제1도전막(34) 상에 마스크패턴(35)을 형성한다. 마스크패턴(35)은 스토리지노드콘택홀(33)의 상부를 일부 덮고, 지그재그 형태로 배치된 구조를 갖는다. 마스크패턴(35)은 비정질탄소막과 실리콘산화질화막이 적층된 적층막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 마스크패턴(35)을 식각장벽(etch barrier)으로 제1층간절연막(32)이 노출될때까지 제1도전막(34)을 식각한다. 이로써, 스토리지노드콘택홀(33)을 매립하는 스토리지노드콘택플러그(36)가 형성됨과 동시에 필라형 제1전극(37)이 형성된다. 이때, 제1전극(37)는 스토리지노드콘택플러그(36)가 기판(31)의 수직방향으로 돌출된 구조를 갖는다.
다음으로, 마스크패턴(35)을 제거한다.
다음으로, 세정공정을 실시한다. 이때, 세정공정을 통해 마스크패턴(35)을 제거할 수도 있다. 그리고, 세정공정시 제1전극(37)를 일부 식각하여 제1전극(37)의 직경을 감소시킬 수도 있다.
도 3c 및 도 3c에 도시된 A-A'절취선을 따라 도시한 평면도인 도 4b에 도시된 바와 같이, 제1전극(37)를 포함하는 구조물 표면을 따라 제1스페이서용 절연막(38)을 형성한다. 제1스페이서용 절연막(38)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 탄소함유막은 비정질탄소막(amorphous carbon layer)을 포함한다. 본 발명의 제1실시예에서는 제1스페이서용 절연막(38)을 질화막 예컨대, 실리콘질화막(Si3N4)으로 형성한 것으로 한다.
다음으로, 전면식각공정 예컨대, 에치백(etchback) 또는 블랭킷에치(blanket etch)을 실시하여 제1전극(37)를 감싸는 제1스페이서(38A)를 형성한다. 이때, 제1스페이서(38A)는 제1전극(37)의 측벽을 감싸는 구조를 갖는다.
여기서, 제1스페이서(38A) 형성공정이 완료된 시점에서 스토리지노드콘택플러그(36)의 가장자리가 노출되도록 형성한다. 이는, 제1스페이서용 절연막(38) 형성공정시 증착두께를 조절하는 것으로 가능하다. 이처럼, 스토리지노드콘택플러그(36)의 가장자리를 노출시키는 것은 후속 공정을 통해 형성될 제2전극과 스토리지노드콘택플러그(36) 사이의 콘택을 위한 것이다.
도 3d에 도시된 바와 같이, 제1스페이서(38A)가 형성된 구조물 표면을 따라 제2도전막(39)을 형성한다. 이때, 제2도전막(39)은 실리콘막 또는 금속성막으로 형성할 수 있으며, 제1도전막(34)과 동일한 물질로 형성할 수도 있다. 제2도전막(39)을 제1도전막(34)과 동일한 물질로 형성하면, 스토리지노드콘택플러그(36)와 제2도전막(39) 사이의 콘택 특성을 향상시킬 수 있다.
다음으로, 제2도전막(39) 상에 제2스페이서용 절연막(40)을 형성한다. 이때, 제2스페이서용 절연막(40)은 제2도전막(39)을 포함한 구조물 표면을 따라 형성한다.
제2스페이서용 절연막(40)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제2스페이서용 절연막(40)은 제1스페이서용 절연막(38)과 서로 식각선택비를 갖는 물질로 형성한다. 따라서, 본 발명의 제1실시예에서는 제2스페이서용 절연막(40)을 산화막 예컨대, 실리콘산화막(SiO2)으로 형성한 것으로 한다.
도 3e에 도시된 바와 같이, 제1층간절연막(32)이 노출될때까지 전면식각공정 예컨대, 에치백 또는 블랭킷에치를 실시하여 제2스페이서(40A) 및 제2전극(39A)를 형성한다. 이때, 제2전극(39A)은 제2스페이서(40A)를 식각장벽으로 형성되며, 제1전극(37)를 둘러싸는 도넛형태의 원통구조를 갖는다. 그리고, 제2전극(39A)은 제2스페이서(40A)를 식각장벽으로 형성됨에 따라 하부영역이 외측벽 방향으로 확장된 'L'자형 구조를 갖는다. 이를 통해, 제2전극(39A)과 스토리지노드콘택플러그(36) 사이의 충분한 콘택면적을 확보함과 동시에 제2전극(39A)의 지지력을 향상시킬 수 있다.
상술한 공정과정을 통해 필라형 제1전극(37)과 제1전극(37)을 감싸는 제2전극(39A)으로 이루어진 스토리지노드(100)가 형성된다.
도 3f 및 도 3f에 도시된 A-A'절취선을 따라 도시한 평면도인 도 4c에 도시된 바와 같이, 스토리지노드(100) 사이를 갭필하는 제2층간절연막(41)을 형성한다. 구체적으로, 스토리지노드(100) 사이를 매립함과 동시에 상부면을 덮도록 기판(31) 전면에 제2층간절연막(41)을 형성한다.
제2층간절연막(41)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제2층간절연막(41)은 제2스페이서(40A)와 동일한 물질로 형성한다. 그리고, 제2층간절연막(41)은 제1층간절연막(32)과 동일한 물질로 형성할 수도 있다.
다음으로, 제1층간절연막(32) 상부면을 기준으로 스토리지노드(100)가 예정된 높이(H2)를 갖도록 평탄화공정(101)을 실시한다. 이때, 평탄화공정(101)은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이하, 평탄화공정(101)이 완료된 시점에서 스토리지노드(100), 제2층간절연막(41), 제2스페이서(40A), 제2전극(39A), 제1스페이서(38A) 및 제1전극(37)의 도면부호를 각각 '100A', '41A', '40B', '39B', '38B' 및 '37A'으로 변경하여 표기한다.
상술한 평탄화공정(101)을 통해 제1전극(37A)과 제2전극(39B) 사이가 분리된다. 또한, 후속 공정을 통해 제거될 제1스페이서(38B)가 노출된다. 그리고, 공정간 손상된 제1전극(37A) 및 제2전극(39B)의 상부영역이 제거된다.
도 3g에 도시된 바와 같이, 습식딥아웃(102) 공정을 실시하여 제1전극(37A)과 제2전극(39B) 사이의 제1스페이서(38B)를 제거하여 스토리지노드홀(42)을 형성한다. 본 발명의 제1실시예에서는 제1스페이서(38B)를 질화막으로 형성하였기 때문에 인산용액을 사용하여 습식딥아웃(102)을 실시할 수 있다. 참고로, 제1스페이서(38B)를 산화막으로 형성한 경우에는 습식딥아웃(102)을 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다.
여기서, 종래에는 습식딥아웃(102) 공정시 스토리지노드(100A) 사이를 매립하는 제2층간절연막(41A)이 모두 제거되면서 스토리지노드(100A)의 리닝이나 뽑힘이 발생하는 문제점이 있다. 하지만, 본 발명의 제1실시예에서는 습식딥아웃(102) 공정시 제1전극(37A)과 제2전극(39B) 사이의 제1스페이서(38B) 만이 제거되고, 제2층간절연막(41A)이 잔류하기 때문에 스토리지노드(100A)의 리닝이나 뽑힘을 방지할 수 있다.
또한, 습식딥아웃(102) 공정시 필라형 제1전극(37A)으로 인하여 도넛형태의 원통구조를 갖는 제2전극(39B)의 리닝 또는 뽑힘을 보다 효과적으로 방지할 수 있다. 아울러, 제2전극(39B)이 'L'자형 구조를 갖기 때문에 습식딥아웃(102) 공정시 제2전극(39B)의 리닝 또는 뽑힘을 더욱더 효과적으로 방지할 수 있다.
한편, 제1전극(37A)은 스토리지노드콘택플러그(36)가 기판(31) 위로 돌출된 구조물이다. 즉, 스토리지노드콘택플러그(36)와 제1전극(37A)은 일체형으로 이루어진 구조물이기 때문에 습식딥아웃(102) 공정시 리닝 또는 뽑힘이 발생하지 않는다.
도 3h 및 도 3h에 도시된 A-A'절취선을 따라 도시한 평면도인 도 4d에 도시된 바와 같이, 스토리지노드홀(42)이 형성된 구조물 표면을 따라 유전막(43)을 형성한다. 따라서, 유전막(43)은 노출된 제1전극(37A) 상부면 및 측벽, 노출된 제2전극(39B)의 상부면 및 내측벽 및 제2층간절연막(41A)의 상부면을 덮는 구조를 갖는다.
다음으로, 유전막(43) 상에 나머지 스토리지노드홀(42)을 매립하는 플레이트전극(44)을 형성한다. 플레이트전극(44)은 스토리지노드홀(42)을 매립하고 제2층간절연막(41A) 전면을 덮는 구조를 갖는다.
상술한 본 발명의 제1실시예에 따른 반도체 장치의 제조방법에 따르면, 스토리지노드(100A)를 필라형 제1전극(37A)과 제1전극(37A)을 감싸는 제2전극(39B)으로 형성함으로써, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 안정적으로 제공할 수 있다.
또한, 습식딥아웃(102) 공정시 제1스페이서(38B)을 제거하여 스토리지노드홀(42)을 형성하고, 제2전극(39B) 사이를 매립하는 제2층간절연막(41A)이 제거되지 않기 때문에 스토리지노드(100A)의 리닝이나, 뽑힘을 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면으로, 도 5a는 단면도, 도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 평면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(61), 기판(61) 상에 형성된 제1층간절연막(62)을 관통하는 복수개의 스토리지노드콘택플러그(66), 각각의 스토리지노드콘택플러그(66)에 접하고 필라형 제1전극(67A)과 제1전극(67A)으로부터 소정 간격 이격되어 제1전극(67A)을 감싸는 제2전극(69A)으로 이루어진 스토리지노드(200A), 제2전극(69A)으로부터 소정간격 이격되어 이들 사이를 매립하는 제2층간절연막(71A), 노출된 스토리지노드(200A) 표면 상에 형성된 유전막(73) 및 유전막(73) 상에 형성되어 제1전극(67A)과 제2전극(69A) 사이를 매립하는 플레이트전극(74)을 포함한다.
스토리지노드콘택플러그(66)는 스토리지노드(200A)가 형성될 공간을 최대한 확보하기 위하여 지그재그 형태로 배치된 구조를 갖는다. 따라서, 스토리지노드콘택플러그(66)에 접하는 스토리지노드(200A)도 지그재그 형태로 배치된 구조를 갖는다.
필라형(또는 기둥형) 제1전극(67A)은 스토리지노드콘택플러그(66)의 중심부에 연결된 구조를 갖는다. 이때, 제1전극(67A)은 스토리지노드콘택플러그(66)와 동시에 형성된 것으로, 동일물질로 구성된다. 따라서, 제1전극(67A)은 스토리지노드콘택플러그(66)가 기판(61)의 수직방향으로 돌출된 구조를 갖고, 스토리지노드콘택플러그(66)와 일체형으로 이루어진 구조물이다.
제1전극(67A)을 감싸는 제2전극(69A)은 도넛형태의 원통구조를 가지며, 스토리지노드콘택플러그(66)의 가장자리에 연결된 구조를 갖는다. 제2전극(69A)은 스토리지노드콘택플러그(66)와 접촉면적을 증가시킴과 동시에 지지력을 향상시키기 위하여 도넛형태의 원통구조를 갖되, 하부영역이 외측벽 방향으로 확장된 'L'자형 구조를 가질 수 있다. 제2전극(69A)은 제1전극(67A) 및 제2층간절연막(71A)과 소정 간격 이격된 구조를 가짐으로써, 유전막(73) 및 플레이트전극(74)이 형성될 공간을 제공한다. 그리고, 제2전극(69A)은 제1전극(67A)과 동일한 물질로 구성되거나, 또는 상이한 물질로 구성될 수 있다.
상술한 제1전극(67A) 및 제2전극(69A)으로 이루어진 스토리지노드(200A)는 유전막과 접하는 접촉면적을 실린더형 스토리지노드보다 증가시킬 수 있다. 이때, 본 발명의 제2실시예에 따른 스토리지노드(200A)는 제2전극(69A)이 제2층간절연막(71A)과 이격됨에 따라 제2전극(69A)의 외측벽이 노출되기 때문에 본 발명의 제1실시예에 따른 스토리지노드(100A)보다 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 보다 효과적으로 제공할 수 있다.
스토리지노드콘택플러그(66), 제1전극(67A) 및 제2전극(69A)은 실리콘막 또는 금속성막을 포함한다. 실리콘막은 폴리실리콘막을 포함한다. 그리고, 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함한다.
제1층간절연막(62)은 스토리지노드(200A), 유전막(73) 및 플레이트전극(74)으로 이루어진 캐패시터와 기판(61)을 분리하는 역할을 수행한다. 그리고, 제2층간절연막(71A)은 공정간 스토리지노드(200A)가 기울어지는 리닝이나, 뽑힘을 방지하는 역할을 수행한다. 이는 제2층간절연막(71A)이 제2전극(69A) 사이를 매립하고 있기 때문이다.
제1층간절연막(62) 및 제2층간절연막(71A)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 그리고, 이들은 서로 동일한 물질로 구성되거나, 또는 서로 상이한 물질로 구성될 수 있다.
유전막(73)은 제1전극(67A)의 상부면 및 측벽, 제2전극(69A)의 상부면, 내측벽 및 외측벽 그리고, 제2층간절연막(71A) 상부면을 덮는 구조를 갖는다. 그리고, 유전막(73) 상에 형성된 플레이트전극(74)은 제1전극(67A)과 제2전극(69A) 사이 및 제2전극(69A)과 제2층간절연막(71A) 사이를 매립함과 동시에 기판(61) 전면을 덮는 구조를 갖는다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 필라형 제1전극(67A)과 제1전극(67A)을 감싸는 제2전극(69A)으로 이루어진 스토리지노드(200A)를 구비함으로써, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 안정적으로 제공할 수 있다. 아울러, 제2전극(69A)과 제2층간절연막(71A)과 소정 간격 이격되어 제2전극(69A)의 외측벽을 노출시킴에 따라 반도체 장치가 요구하는 정전용량을 보다 효과적으로 제공할 수 있다.
또한, 제2전극(69A) 사이를 매립하는 제2층간절연막(71A)을 구비함으로써, 공정간 스토리지노드(200A)의 리닝, 뽑힘을 방지할 수 있다.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 6a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(61) 상에 형성된 제1층간절연막(66)을 관통하는 스토리지노드콘택플러그(66), 필라형 제1전극(67)과 제1전극(67)을 감싸는 제2전극(69)으로 이루어진 스토리지노드(200), 제1전극(67)을 감싸고 제1전극(67)과 제2전극(69) 사이에 개재된 제1스페이서(68) 및 제2스페이서(70)를 형성한다. 이들은 상술한 도 3a 내지 도 3e에 도시된 것과 동일한 방법으로 형성할 수 있다.
여기서, 본 발명의 제2실시예는 제1스페이서(68)와 제2스페이서(70)를 서로 동일한 물질로 형성하는 것을 특징으로 한다. 이하에서는 제1스페이서(68) 및 제2스페이서(70)를 질화막 예컨대, 실리콘질화막으로 형성한 것으로 한다.
도 6b에 도시된 바와 같이, 스토리지노드(200) 사이를 갭필하는 제2층간절연막(71)을 형성한다. 구체적으로, 스토리지노드(200) 사이를 매립함과 동시에 상부면을 덮도록 기판(61) 전면에 제2층간절연막(71)을 형성한다.
제2층간절연막(71)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제2층간절연막(71)은 제1스페이서(68) 및 제2스페이서(70)와 식각선택비를 갖는 물질로 형성한다. 따라서, 본 발명의 제2실시예에서는 제2층간절연막(71)을 산화막으로 형성한 것으로 한다. 그리고, 제2층간절연막(71)은 제1층간절연막(62)과 동일한 물질로 형성할 수도 있다.
다음으로, 제1층간절연막(62) 상부면을 기준으로 스토리지노드(200)가 예정된 높이를 갖도록 평탄화공정(201)을 실시한다. 이때, 평탄화공정(201)은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이하, 평탄화공정(201)이 완료된 시점에서 스토리지노드(200), 제2층간절연막(71), 제2스페이서(70), 제2전극(69), 제1스페이서(68) 및 제1전극(67)의 도면부호를 각각 '200A', '71A', '70A', '69A', '68A' 및 '67A'으로 변경하여 표기한다.
상술한 평탄화공정(201)을 통해 제1전극(67A)과 제2전극(69A) 사이가 분리된다. 또한, 후속 공정을 통해 제거될 제1스페이서(68A) 및 제2스페이서(70A)가 노출된다. 그리고, 공정간 손상된 제1전극(67A) 및 제2전극(69A)의 상부영역이 제거된다.
도 6c에 도시된 바와 같이, 습식딥아웃(202) 공정을 실시하여 제1전극(67A)과 제2전극(69A) 사이의 제1스페이서(68A)를 제거하여 제1스토리지노드홀(72)을 형성함과 동시에 제2전극(69A)과 제2층간절연막(71A) 사이의 제2스페이서(70A)를 제거하여 제2스토리지노드홀(75)을 형성한다. 제1스토리지노드홀(72)로 인해 제1전극(67A)의 측벽 및 제2전극(69A)의 내측벽이 노출되고, 제2스토리지노드홀(75)로 인해 제2전극(69A)의 외측벽이 노출된다. 본 발명의 제2실시예에서는 제1 및 제2스페이서(68A, 70A)를 질화막으로 형성함에 따라 인산용액을 사용하여 습식딥아웃(202)을 실시할 수 있다.
여기서, 종래에는 습식딥아웃(202) 공정시 스토리지노드(200A) 사이를 매립하는 제2층간절연막(71A)이 모두 제거되면서 스토리지노드(200A)의 리닝이나 뽑힘이 발생하는 문제점이 있다. 하지만, 본 발명의 제2실시예에서는 습식딥아웃(202) 공정시 제1스페이서(68A) 및 제2스페이서(70A)만을 선택적으로 제거하고, 제2층간절연막(71A)이 잔류하기 때문에 스토리지노드(200A)의 리닝이나 뽑힘을 방지할 수 있다.
또한, 습식딥아웃(202) 공정시 필라형 제1전극(67A)으로 인하여 도넛형태의 원통구조를 갖는 제2전극(69A)의 리닝 또는 뽑힘을 보다 효과적으로 방지할 수 있다. 아울러, 제2전극(69A)이 'L'자형 구조를 갖기 때문에 습식딥아웃(202) 공정시 제2전극(69A)의 리닝 또는 뽑힘을 더욱더 효과적으로 방지할 수 있다.
한편, 제1전극(67A)은 스토리지노드콘택플러그(66)가 기판(61) 위로 돌출된 구조물이다. 즉, 스토리지노드콘택플러그(66)와 제1전극(67A)은 일체형으로 이루어진 구조물이기 때문에 습식딥아웃(602) 공정시 리닝 또는 뽑힘이 발생하지 않는다.
도 6d에 도시된 바와 같이, 제1 및 제2스토리지노드홀(72, 75)이 형성된 구조물 표면을 따라 유전막(73)을 형성한다. 따라서, 유전막(73)은 제1전극(67A) 상부면 및 측벽, 제2전극(69A)의 상부면, 내측벽 및 외측벽 그리고, 제2층간절연막(71A)의 상부면을 덮는 구조를 갖는다.
다음으로, 유전막(73) 상에 나머지 제1 및 제2스토리지노드홀(72, 75)을 매립하는 플레이트전극(74)을 형성한다. 플레이트전극(74)은 제1 및 제2스토리지노드홀(72, 75)을 매립하고 제2층간절연막(71A) 전면을 덮는 구조를 갖는다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치 제조방법에 따르면, 필라형 제1전극(67A)과 제1전극(67A)을 감싸는 제2전극(69A)으로 이루어진 스토리지노드(200A)를 구비함으로써, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 안정적으로 제공할 수 있다. 아울러, 제2전극(69A)과 제2층간절연막(71A)과 소정 간격 이격되어 제2전극(69A)의 외측벽을 노출시킴에 따라 반도체 장치가 요구하는 정전용량을 보다 효과적으로 제공할 수 있다.
또한, 습식딥아웃(202) 공정시 제1 및 제2스페이서(68A, 70A)만을 선택적으로 제거하고, 제2층간절연막(71A)을 잔류시키으로써, 공정간 스토리지노드(200A)의 리닝이나, 뽑힘을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 제1층간절연막
33 : 스토리지노드콘택홀 34 : 제1도전막
35 : 마스크패턴 36 : 스토리지노드콘택플러그
37, 37A : 제1전극 38 : 제1스페이서용 절연막
38A, 38B : 제1스페이서 39 : 제2도전막
39A, 39B : 제2전극 40 : 제2스페이서용 절연막
40A, 40B : 제2스페이서 41, 41A : 제2층간절연막
42 : 스토리지노드홀 43 : 유전막
44 : 플레이트전극
33 : 스토리지노드콘택홀 34 : 제1도전막
35 : 마스크패턴 36 : 스토리지노드콘택플러그
37, 37A : 제1전극 38 : 제1스페이서용 절연막
38A, 38B : 제1스페이서 39 : 제2도전막
39A, 39B : 제2전극 40 : 제2스페이서용 절연막
40A, 40B : 제2스페이서 41, 41A : 제2층간절연막
42 : 스토리지노드홀 43 : 유전막
44 : 플레이트전극
Claims (19)
- 제1층간절연막을 관통하는 복수개의 스토리지노드콘택플러그;
각각의 상기 스토리지노드콘택플러그에 접하고, 필라형 제1전극과 상기 제1전극으로부터 소정 간격 이격되어 상기 제1전극을 감싸는 제2전극으로 이루어진 스토리지노드; 및
상기 제2전극 사이를 매립하는 제2층간절연막
을 포함하는 반도체 장치.
- 제1항에 있어서,
노출된 상기 스토리지노드 표면 상에 형성된 유전막; 및
상기 유전막 상에 형성되어 상기 제1전극과 상기 제2전극 사이를 매립하는 플레이트전극
을 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1전극은 상기 스토리지노드콘택플러그의 중심부에 접하고, 상기 제2전극은 상기 스토리지노드콘택플러그의 가장자리에 접하는 반도체 장치. - 제1항에 있어서,
상기 제1전극과 상기 스토리지노드콘택플러그는 서로 동일한 물질로 구성되고, 상기 제1전극은 상기 스토리지노드콘택플러그가 상기 제1층간절연막 위로 돌출된 구조를 갖는 반도체 장치.
- 제1항에 있어서,
상기 제2전극은 도넛형태의 원통구조를 갖는 반도체 장치.
- 제5항에 있어서,
상기 제2전극은 외측벽 방향으로 하부영역이 확장된 'L'자형 구조를 갖는 반도체 장치.
- 제1항에 있어서,
상기 스토리지노드콘택플러그는 지그재그 형태로 배치된 반도체 장치.
- 제1층간절연막을 관통하는 복수개의 스토리지노드콘택플러그를 형성함과 동시에 필라형 제1전극을 형성하는 단계;
상기 제1전극 측벽을 둘러싸는 제1스페이서를 형성하는 단계;
상기 제1전극 측벽을 둘러싸도록 상기 제1스페이서 상에 제2전극 및 제2스페이서를 형성하는 단계;
상기 제2전극 사이를 매립하는 제2층간절연막을 형성하는 단계; 및
평탄화공정을 실시하여 상기 제1전극과 상기 제2전극 사이를 분리시킴과 동시에 상기 제1 및 제2스페이서 상부면을 노출시키는 단계
를 포함하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 제2층간절연막과 상기 제2스페이서는 서로 동일한 물질로 형성하고, 상기 제1스페이서는 상기 제2층간절연막 및 상기 제2스페이서와 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 제1스페이서를 선택적으로 제거하여 상기 제1전극과 상기 제2전극 사이를 오픈하는 스토리지노드홀을 형성하는 단계;
상기 스토리지노드홀을 포함한 구조물 표면에 유전막을 형성하는 단계; 및
상기 유전막 상에 상기 스토리지노드홀을 매립하는 플레이트전극을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 제1스페이서와 상기 제2스페이서는 서로 동일한 물질로 형성하고, 상기 제2층간절연막은 상기 제1스페이서 및 상기 제2스페이서와 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제11항에 있어서,
상기 제1 및 제2스페이서를 선택적으로 제거하여 상기 제1전극과 상기 제2전극 사이를 오픈하는 제1스토리지노드홀을 형성함과 동시에 상기 제2전극과 상기 제2층간절연막 사이를 오픈하는 제2스토리지노드홀을 형성하는 단계;
상기 제1 및 제2스토리지노드홀을 포함한 구조물 표면에 유전막을 형성하는 단계; 및
상기 유전막 상에 상기 스토리지노드홀을 매립하는 플레이트전극을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 스토리지노드콘택플러그 및 제1전극을 형성하는 단계는,
상기 제1층간절연막을 식각하여 복수개의 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지지노드콘택홀을 매립하고, 상기 제1층간절연막을 덮도록 도전막을 형성하는 단계; 및
상기 제1층간절연막이 노출될때까지 상기 도전막을 선택적으로 식각하여 스토리지노드콘택플러그를 형성함과 동시에 필라형 제1전극을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제13항에 있어서,
상기 제1전극은 상기 스토리지노드콘택플러그의 중심부에 접하도록 형성하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 제1스페이서를 형성하는 단계는,
상기 스토리지노드콘택플러그의 가장자리가 노출되도록 형성하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 제2전극 및 제2스페이서를 형성하는 단계는,
상기 제1스페이서를 포함한 구조물 표면을 따라 도전막 및 스페이서용 절연막을 순차적으로 형성하는 단계; 및
제1층간절연막이 노출될때까지 전면식각공정을 실시하여 제2스페이서 및 제2전극을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제16항에 있어서,
상기 제2전극은 외측벽 방향으로 하부영역이 확장된 'L'자형 구조를 갖는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 평탄화공정은 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 평탄화공정이 완료된 시점에서 상기 제2전극은 도넛형태의 원통구조를 갖는 반도체 장치 제조방법.
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