JP2013247138A - 半導体装置 - Google Patents

Abstract

【課題】微細化に伴い、ガードリングレスのセルマット領域端部では、クラウン形状のキャパシタ下部電極が、下部電極を梁状に支える支持体の応力により変形し、デバイスの特性や信頼性が低下する。
【解決手段】基板の主面に立設配置された筒状の複数の第１の導電膜７と、複数の第１の導電膜に接触する梁状に配置された支持膜５と、支持膜５に接触して配置された膜であって、第１の導電膜７にもたらす応力が支持膜５とは逆方向である応力作用膜６と、第１の導電膜７の内外壁を覆う誘電膜１１と、誘電膜１１を覆う第２の導電膜１２とを有することを特徴とする。
【選択図】図３

Description

本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のキャパシタを備えた半導体装置に関し、詳しくはクラウン型キャパシタの下部電極を支持する支持体構造に関する。

半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）またはピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、キャパシタの下部電極の側壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなる支持体を配置する技術が提案されている。

例えば、特許文献１には、クラウン型のシリンダー構造を下部電極とするキャパシタにおいて、シリンダー倒れを防止するために支持体（サポート膜）が用いられている。サポート膜は、シリンダーの上部を連結することでシリンダー倒れを互いに支え合うものである。

特開２０１０−２６２９８９号公報

現在、シリンダーコア絶縁膜として酸化シリコン膜が用いられていることから、シリンダーコア絶縁膜除去時にエッチング選択比の得られる窒化シリコン膜（ＳｉＮ膜）がサポート膜として用いられている。サポート膜として用いられるＳｉＮ膜としては、その成膜法により下部電極に作用する応力が異なる。例えば、原子層堆積法（Atomic Layer Deposition: ALD法）で成膜されたＳｉＮ膜（以下、ＡＬＤ−ＳｉＮ膜という）は引っ張りストレスを有し、一方、高密度プラズマＣＶＤ法（High-Density Plasma CVD法）で成膜されたＳｉＮ膜（以下、ＨＤＰ−ＳｉＮ膜という）は圧縮ストレスを有する。

従来、メモリセル領域と周辺回路領域との境界部にはガードリングと呼ばれるシリンダーの導電材料と同材料で形成される構造を形成しており、ガードリングで応力を引き受けることで、内部のシリンダーへの影響を少なくすることができていた。しかしながら、微細化の要求からガードリングを設ける領域の確保が困難になりつつある。ガードリングを設けない構造では、メモリセルのマット端で、シリンダー上部がマットの内側（サポート膜が引っ張りストレスを有する場合）或いは外側（サポート膜が圧縮ストレスを有する場合）によれる現象が発生し、キャパシタの形成不良や隣接シリンダーとのショート等の不良が発生する場合がある。

このように、得られるデバイスの特性や信頼性の観点から、さらなる改善の余地があることがわかった。

本発明の一実施形態によれば、
基板の主面に立設配置された筒状の複数の第１の導電膜と、
前記複数の第１の導電膜に接触する梁状に配置された支持膜と、
前記支持膜に接触して配置された膜であって、前記複数の第１の導電膜にもたらす応力が前記支持膜とは逆方向である応力作用膜と、
前記複数の第１の導電膜の内外壁を覆う誘電膜と、
前記誘電膜を覆う第２の導電膜と、
を有することを特徴とする半導体装置が提供される。

また、本発明の一実施形態によれば、
基板の主面に立設配置された筒状の複数の第１の導電膜と、
前記複数の第１の導電膜に接触する梁状に配置された支持膜と、
前記支持膜に接触して配置された膜であって、前記支持膜が前記複数の第１の導電膜にもたらす応力を緩和する方向に作用する応力作用膜と、
前記複数の第１の導電膜の内外壁を覆う誘電膜と、
前記誘電膜を覆う第２の導電膜と、
を有することを特徴とする半導体装置が提供される。

筒状（シリンダー状）の第１の導電膜（下部電極）に作用する応力が、支持体を主として構成する支持膜にこの支持膜と逆方向の膜（応力作用膜）を接触させて配置することで、シリンダー状下部電極に作用する応力が緩和される。これにより、シリンダー状下部電極に発生する問題、特にマット端でのよれが低減され、下部電極の形状不良が減少する。また、下部電極同士のショートが起こりにくくなる。結果として、クラウン型キャパシタを有する半導体装置の信頼性を向上できる。

本発明を適用する半導体装置に係るＤＲＡＭのレイアウトの一例を示す図である。 本発明の実施形態例１のセルマット領域の平面図を示す。 図２のＡ−Ａ線での断面図（ａ）とその部分拡大図（ｂ）を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の半導体装置の製造工程を説明する工程断面図であり、図２のＡ−Ａ線に相当する断面を示す。 実施形態例１の支持体構造の変形例を説明するもので、図３（ｂ）と同様の拡大断面図である。 実施形態例１の支持体構造の他の変形例を説明するもので、図３（ｂ）と同様の拡大断面図である。 本発明の実施形態例２のセルマット領域の平面図を示す。 図１３のＡ−Ａ線での断面図（ａ）とその部分拡大図（ｂ）を示す。 実施形態例２の半導体装置の製造工程を説明する工程断面図であり、図１３のＡ−Ａ線に相当する断面を示す。 実施形態例２の半導体装置の製造工程を説明する工程断面図であり、図１３のＡ−Ａ線に相当する断面を示す。 実施形態例２の変形例のセルマット領域の平面図を示す。 図１７のＢ−Ｂ線での断面図（ａ）とその部分拡大図（ｂ）を示す。 本発明の実施形態例３のセルマット領域の平面図を示す。 図１９のＡ−Ａ線での断面図（ａ）とその部分拡大図（ｂ）を示す。 実施形態例３の半導体装置の製造工程を説明する工程断面図であり、図１９のＡ−Ａ線に相当する断面を示す。 実施形態例２の半導体装置の製造工程を説明する工程断面図であり、図１９のＡ−Ａ線に相当する断面を示す。 本発明の実施形態例４のセルマット領域の平面図を示す。 図２３のＢ−Ｂ線での断面図を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例４の半導体装置の製造工程を説明する工程断面図であり、図２３のＢ−Ｂ線に相当する断面を示す。 実施形態例５の半導体装置を説明するもので、断面図（ａ）とその部分拡大図（ｂ）を示す。 実施形態例５の半導体装置の製造方法を説明する工程断面図である。 実施形態例５の半導体装置の製造方法を説明する工程断面図である。 実施形態例５の半導体装置の製造方法を説明する工程断面図である。 実施形態例５の半導体装置の製造方法を説明する工程断面図である。 実施形態例５の半導体装置の製造方法を説明する工程断面図である。 実施形態例５の変形例になる半導体装置を説明する断面図である。 実施形態例５の変形例になる半導体装置を説明する断面図である。 実施形態例５の変形例になる半導体装置を説明する断面図である。

以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。

〔共通事項〕
図１は、本発明を適用する半導体装置に係るＤＲＡＭのレイアウトの一例を示す図であり、複数のメモリセル領域が並設され、各メモリセル領域の外周に周辺回路領域が形成される。各メモリセル領域には、複数のメモリセルがアレイ状に形成されており（マットという）、周辺回路領域には、デコーダー回路や電源回路などが形成される。キャパシタを用いたメモリセルでは１Ｔｒ＝１ビットの記憶動作が行われ、メモリセルマットの大きさは、所望のビット数となるように選択される。

〔実施形態例１〕
図２は、本実施形態例に係る１セルマットの支持体（応力作用膜６）とキャパシタ下部電極７との関係を示す概略平断面図である。支持体には、複数の開口部８が設けられている。なお、開口部８及びキャパシタ下部電極の数や配置は、概念的に示したもので、実際の装置構成を示すものではない。

図３は、図２のＡ−Ａ線での断面図（ａ）とその一部の拡大図（ｂ）を示す。半導体基板上にトランジスタ１が形成されており、トランジスタの一方の拡散層に電気的に接続された容量コンタクトパッド２と容量コンタクトパッド２を覆うストップ窒化膜３が形成される。容量コンタクトパッドには、キャパシタの下部電極７がそれぞれ配置され、支持体として支持膜５と応力作用膜６との積層構造が設けられている。下部電極７の内壁及び外壁には誘電膜１１を介してキャパシタの上部電極となる窒化チタンなどの第２の導電膜１２、ギャップを埋める不純物（Ｐ型）ドープポリシリコン膜１３、プレート電極１４が形成される。ここで、支持膜５と応力作用膜６の一方は、例えば、１．２ＧＰａ程度の引っ張り応力を有するＡＬＤ−ＳｉＮ膜であり、他方は、例えば、１．２ＧＰａ程度の圧縮応力を有するＨＤＰ−ＳｉＮ膜である。支持膜５と応力作用膜６の膜厚を調整することで、下部電極７（第１の導電膜）に作用する応力を緩和して下部電極７のよれを抑制することができる。この例では、応力方向が逆方向で応力強度がほぼ同等であり、ほぼ同等の膜厚で支持膜５と応力作用膜６を形成すると、応力はほぼ相殺される。応力は必ずしも相殺される必要は無く、下部電極７のよれが生じない程度に応力が緩和されればよい。

なお、本明細書において支持膜５とは、下部電極７に接して支持体を構成するものであり、応力作用膜６は後述する実施形態例に示すように必ずしも支持体を構成しない場合があるものを指す。但し、本実施形態例では、どちらもセルマット領域全面に支持体を構成していることから相互に置換可能である。便宜上、引っ張り応力を有する絶縁膜（ＡＬＤ−ＳｉＮ膜）を支持膜、圧縮応力を有する絶縁膜（ＨＤＰ−ＳｉＮ膜）を応力作用膜ということがある。また、支持膜５と応力作用膜６は、後述する製造工程に示す犠牲絶縁膜（酸化シリコン膜）の除去時にエッチング耐性を有する絶縁膜であればよく、応力方向及び応力強度により酸窒化膜や炭窒化膜なども使用できる。また、支持体としての積層膜の厚みは、厚くなるほど、キャパシタ下部電極の外壁面積の減少となるため、適宜最適な膜厚となるように調整される。

次に、図４〜図１０を参照して本実施形態例の製造方法について説明する。
まず、図４に示すように、従来公知の方法で半導体基板上にトランジスタ１（この例ではプレーナ型）から容量コンタクトパッド２までを形成する。

次に、ストッパ窒化膜３と犠牲絶縁膜４（酸化シリコン膜）を形成し（図５）、犠牲絶縁膜４上にＡＬＤ−ＳｉＮ膜（支持膜５）とＨＤＰ−ＳｉＮ膜（応力作用膜６）を積層する（図６）。

次に、応力作用膜６上に図示しないレジストを塗布し、リソグラフィ法により下部電極の鋳型となるホールパターンを形成し、これをマスクに応力作用膜６、支持膜５、犠牲絶縁膜４、ストッパ窒化膜３を順次エッチングして容量コンタクトパッド２を露出するホール４Ａを形成する（図７）。

次に、キャパシタ下部電極となるＴｉＮ等の第１の導電膜７を成膜した後（図８）、応力作用膜６上の第１の導電膜７をエッチバックにより除去する。なお、その際、ホール４Ａ内の第１の導電膜内壁を保護する保護膜を形成する。保護膜としては、レジスト等の有機塗布膜やＳＯＤ等の無機塗布膜などを用いることができる。さらに、支持体（支持膜５及び応力作用膜６）に図２に示したような開口部８を形成するための酸化シリコンからなるハードマスク層９とレジストパターン１０を形成し、ドライエッチングにより開口部８を形成する（図９）。レジストパターン１０を除去後、フッ酸を用いたウェットエッチングにより犠牲絶縁膜４及びハードマスク層９を除去する（図１０）。

その後、誘電膜１１、上部電極膜１２、ポリシリコン膜１３をＡＬＤ法やＣＶＤ法等のカバレジの良好な成膜法で形成し、最後にタングステン等の金属材料によりプレート電極１４を形成することで、図３に示す構造が完成する。さらに、プレート電極１４上に図示しない層間絶縁膜、上層配線（周辺回路部の配線を含む）、上層配線とプレート電極１４とを接続するコンタクトプラグ（周辺回路部のコンタクトプラグを含む）等を形成することで本実施形態例に係る半導体装置が完成する。

（実施形態例１の変形例）
図１１，１２に第１の実施形態例の変形例を示す。図１１，１２は図３（ｂ）に相当する拡大図である。図１１では、支持膜５として、応力強度の異なる２層の膜５−ａ、５−ｂの積層構造としたもので、図１２では、支持膜５と応力作用膜６を交互に積層した状態を示している。いずれの場合も支持膜５（５−ａ、５−ｂ）と応力作用膜６の膜厚を適宜下部電極７（第１の導電膜）に及ぼす応力を緩和するように調整すればよい。なお、前述の通り、支持膜５と応力作用膜６とは相互に置換可能であることから、図１１では、応力作用膜６を、応力強度の異なる２層の膜としてもよい。また、積層数は２層に限定されるものではないが、積層数が増加することで、工程が煩雑となる場合があり、必要に応じて積層数を選択すればよい。

（実施形態例２）
次に、本発明の別の実施形態例について説明する。図１３は、本実施形態例に係る１セルマットの支持体（支持膜５と応力作用膜６）とキャパシタ下部電極７との関係を示す概略平断面図である。図１４は、図１３のＡ−Ａ線での断面図（ａ）とその一部の拡大図（ｂ）を示す。この例では、応力作用膜６はセルマット端部に形成され、中央部側には形成されていない。下部電極のよれはセルマット端に発生しやすいことから、セルマット端側のみに対して応力を緩和する対策を施した場合であっても十分な効果を奏する。

図１５及び図１６は、本実施形態例に係る製造方法、特に支持体部分の製造工程を示す。図６工程まで実施形態例１と同様にして、支持膜５と応力作用膜６まで形成した後、図１５に示すように、中心側の応力作用膜６を除去する。なお、中心側の応力作用膜６は完全に除去する必要は無く、薄く残っていてもよい。これは、中心側の応力作用膜６を完全に除去しようとすると支持膜５も少なからずエッチングされ、膜厚が薄くなることがあるためである。また、後工程の犠牲絶縁膜４のウェットエッチングの際に、薄膜化した応力作用膜６もエッチングされて除去される場合もある。また、後工程の犠牲絶縁膜４のウェットエッチング後に薄膜化した応力作用膜６が残存していたとしても実施形態例１に示すように何ら問題はない。つまり、本実施形態例の主旨は、セルマット端での応力緩和率を高めることにある。その後、図１６に示すように下部電極膜７を成膜し、実施形態例１と同様に、開口部形成、犠牲絶縁膜除去、誘電膜及び上部電極形成等を経て、図１４に示す構造が得られる。本実施形態例では、セルマットの中心側では支持膜５が支持体として機能し、セルマット端部では支持膜５と応力作用膜６とが支持体として機能している。本実施形態例では、支持膜５と応力作用膜６とは明確に機能区別することが可能となり、支持膜５は、全ての下部電極７に対する支持体であり、応力作用膜６は枠状として一部の下部電極７に接しているのみである。

このように、本実施形態例ではよれが発生しやすいセルマット端の下部電極に対して応力を緩和する対策を施すことで、セルマットの大部分を占める中心部では支持膜５の単層或いは支持膜５にわずかに応力作用膜６が積層されている構成であるため、実施形態例１のように単純に積層する場合と比較してホール４Ａ加工時のドライエッチング加工性が向上する。

（実施形態例２の変形例）
上記したように、ホール４Ａ加工時のドライエッチング加工性という点では、全てのホールが同条件で加工されることが好ましい。本変形例では、枠状に加工する応力作用膜６をさらにホール４Ａ加工部よりも外側、すなわち、応力作用膜６が厚膜の状態で下部電極７に接触しないように加工する。図１７は、本変形例に係る１セルマットの支持膜５（支持体）と応力作用膜６とキャパシタ下部電極７との関係を示す概略平断面図である。図１８は、図１７のＢ−Ｂ線での断面図（ａ）とその一部の拡大図（ｂ）を示す。本変形例に示すように、ホール４Ａ加工時のドライエッチングは支持膜５に対してのみ或いは薄膜化した応力作用膜６が積層されている構成に対して実施され、ドライエッチング加工性がより向上する。面積減少に伴う応力緩和率の減少は、応力作用膜６が下部電極形成用のホール加工に影響しないことから、応力作用膜６の膜厚を増大して抑制することが可能である。

（実施形態例３）
実施形態例３では、実施形態例２と支持膜５と応力作用膜６との積層順序が逆となり、応力作用膜６を下に、支持膜５を上に形成する。図１９は、本実施形態例に係る１セルマットの支持体（支持膜５と応力作用膜６）とキャパシタ下部電極７との関係を示す概略平断面図である。図２０は、図１９のＡ−Ａ線での断面図（ａ）とその一部の拡大図（ｂ）を示す。

まず、実施形態例１の図５に示すように犠牲絶縁膜４まで形成する。次に、応力作用膜６として、引っ張り応力又は圧縮応力を有する窒化シリコン膜を形成し、マット端部を残して中央部の応力作用膜６を除去する。この場合、支持膜５は形成していないことから実施形態例２で説明したようなオーバーエッチングによる支持膜の膜厚減少を考慮する必要は無い。

続いて、枠状に残した応力作用膜６上に、応力作用膜６は逆方向の応力を有する支持膜５を成膜する。その後は、実施形態例１と同様に、下部電極形成、犠牲絶縁膜除去、誘電膜及び上部電極形成等を経て、図２０の構造が得られる。
本実施形態においても、実施形態例２の変形例と同様に、下部電極と接触しない領域まで応力作用膜６を除去することができる。

（実施形態例４）
上記したように、ホール４Ａの加工性の点では、応力作用膜６と支持膜５の積層よりも単層構造とすることが有利である。本実施形態例では、応力作用膜６と支持膜５とを単層膜として配置する構造について説明する。

図２３は、本実施形態例に係る１セルマットの支持体（支持膜５と応力作用膜６）とキャパシタ下部電極７との関係を示す概略平断面図である。図２４は、図２３のＢ−Ｂ線での断面図を示す。本実施形態例では、支持膜５と応力作用膜６とを横方向に接合して１層の支持体とする。図２３に示す例では、縦縞パターンに支持膜５と応力作用膜６とを交互に配置した例を示している。

図２５〜図３０を参照して、本実施形態例に係る支持体の製造方法について説明する。
まず、犠牲絶縁膜４までは実施形態例１と同様に形成した後、支持膜５のみを成膜し、図２５に示すようにレジスト１５にラインアンドスペースパターンを形成し、レジスト１５をマスクに支持膜５をエッチングする。

次に、図２６に示すように応力作用膜６を形成する。応力作用膜６は、支持膜５の厚み以上の膜厚に形成することが好ましい。応力作用膜６を極端に厚く形成すると、次工程のＣＭＰ研磨量が増加するだけであり、無駄となる。

続いて、図２７に示すようにＣＭＰにより表面を平坦化して支持膜５と応力作用膜６とが側面で相互に接合された単層構造の支持体を形成する。なお、この時、前述の実施形態例２で説明したように、支持膜５上に応力作用膜６の薄層が残存していてもよい。

その後、図２８に示すように、ホール４Ａの加工を行い、第１の導電膜７を成膜し、図２９に示すように、開口部８を形成した後、犠牲絶縁膜４を除去することで、図３０に示す支持体構造が得られる。以降は、他の実施形態例と同様に誘電膜、上部電極形成等を行うことで、図２４に示す構造が完成する。

本実施形態例として例示した上記構造における支持膜５と応力作用膜６は、いずれも下部電極（第１の導電膜７）に接する支持体を構成することから、相互に置換可能である。また、支持膜５と応力作用膜６は、例示した縦縞状の配置に限定されず、横縞状、斜めパターン、格子パターンなどさまざまなパターンで形成することができる。また、応力作用膜６が下部電極（第１の導電膜７）に接しないよう、つまり、ホール４Ａの加工部に支持膜５のみが配置されるパターンに形成することもでき、その場合、ホール４Ａの加工性はさらに向上する。そのようにパターン形成すると支持膜５と応力作用膜６との区別は明確となる。

（実施形態例５）
以上の実施形態例１〜４では、支持体は下部電極上端を支持するように形成していたが、これに限定されず、下部電極の高さの中間部分を支持するようにしても良い。図３１は、本実施形態例に係る半導体装置の概略断面図（ａ）とその一部の拡大図（ｂ）を示す。支持体の構造は、実施形態例１で説明した支持膜５と応力作用膜６の積層構造を採用している。

図３２〜図３６を参照して、本実施形態例に係る支持体の製造方法について説明する。
まず、図３２に示すように、形成する下部電極の高さの中間程度となる膜厚の第１の犠牲絶縁膜４ａ上に、実施形態例１と同様に支持膜５と応力作用膜６の積層を形成する。

次に図３３に示すように、レジスト１５をマスクに支持膜５と応力作用膜６の積層に開口部８を形成する。

開口部８の形成後、第２の犠牲絶縁膜４ｂを形成する下部電極の高さまで形成する（図３４）。さらに、第２の犠牲絶縁膜４ｂ、第１の犠牲絶縁膜４ａ、ストッパ膜３を貫通するホール４Ａを形成し、下部電極７となる導体膜を成膜する（図３５）。第２の犠牲絶縁膜４ｂ上の導体膜を除去した後、さらに第２の犠牲絶縁膜４ｂ、第１の犠牲絶縁膜４ａをウェットエッチングにて除去することで、図３６に示す構造が完成する。

本実施形態例における支持体は、その他の実施形態例に示した構造とすることも可能である。図３７は、実施形態例２に示した支持体構造を採用したもので、セルマット周辺部では支持膜５と応力作用膜６の積層構造であり、セルマット中央部では支持膜５の単層構造である。また、図３８は、実施形態例３と同様に枠状の応力作用膜６上に支持膜５を形成した構造であり、セルマット中央部では支持膜５の単層構造である。さらに、図３９は、実施形態例４と同様に支持膜５と応力作用膜６とを横方向に接合して単層膜としたものである。これらの形成方法は、上記と同様であり、支持体構造の形成工程はそれぞれの実施形態例を参照して実施することができる。

１ トランジスタ
２ 容量コンタクトパッド
３ ストップ窒化膜
４ 犠牲絶縁膜
４ａ 第１の犠牲絶縁膜
４ｂ 第２の犠牲絶縁膜
４Ａ ホール
５ 支持膜
６ 応力作用膜
７ 下部電極
８ 開口部
９ ハードマスク層
１０ レジストパターン
１１ 誘電膜
１２ 上部電極膜
１３ ポリシリコン膜
１４ プレート電極

Claims (20)

1. 基板の主面に立設配置された筒状の複数の第１の導電膜と、
   前記複数の第１の導電膜に接触する梁状に配置された支持膜と、
   前記支持膜に接触して配置された膜であって、前記複数の第１の導電膜にもたらす応力が前記支持膜とは逆方向である応力作用膜と、
   前記複数の第１の導電膜の内外壁を覆う誘電膜と、
   前記誘電膜を覆う第２の導電膜と、
   を有することを特徴とする半導体装置。
2. 基板の主面に立設配置された筒状の複数の第１の導電膜と、
   前記複数の第１の導電膜に接触する梁状に配置された支持膜と、
   前記支持膜に接触して配置された膜であって、前記支持膜が前記複数の第１の導電膜にもたらす応力を緩和する方向に作用する応力作用膜と、
   前記複数の第１の導電膜の内外壁を覆う誘電膜と、
   前記誘電膜を覆う第２の導電膜と、
   を有することを特徴とする半導体装置。
3. 前記支持膜と前記応力作用膜の一方が引っ張り応力を有する膜であり、他方が圧縮応力を有する膜である請求項１又は２に記載の半導体装置。
4. 前記応力作用膜は、前記支持膜と積層構造を成し、該積層構造は前記複数の第１の導電膜を梁状に支持する支持体を構成する請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記支持膜及び応力作用膜の少なくとも一方は、応力強度の異なる少なくとも２層の膜の積層である請求項４に記載の半導体装置。
6. 前記支持体は、前記支持膜と前記応力作用膜とが交互にそれぞれ２層以上積層された積層構造を有する請求項４に記載の半導体装置。
7. 前記応力作用膜は、前記筒状の複数の第１の導電膜の形成領域の端部側で、中央側より少なくとも厚い膜厚を有する請求項１乃至３のいずれか１項に記載の半導体装置。
8. 前記応力作用膜は、前記筒状の複数の第１の導電膜の形成領域の中央側において前記第１の導電膜と接触していない請求項７に記載の半導体装置。
9. 前記応力作用膜は、前記筒状の複数の第１の導電膜のいずれとも接触していない請求項７に記載の半導体装置。
10. 前記応力作用膜は、前記支持膜の上面に接触している請求項７乃至９のいずれか１項に記載の半導体装置。
11. 前記応力作用膜は、前記支持膜の下面に接触している請求項７乃至９のいずれか１項に記載の半導体装置。
12. 前記支持膜と前記応力作用膜とは、側面で接触して一層の支持体を構成している請求項１乃至３のいずれか１項に記載の半導体装置。
13. 前記支持膜と前記応力作用膜とが交互に配置される請求項１２に記載の半導体装置。
14. 前記支持膜、若しくは前記支持膜と前記応力作用膜とを含む支持体は、上面から下面に貫通する開口部を有する請求項１乃至１３のいずれか１項に記載の半導体装置。
15. 前記支持膜、若しくは前記支持膜と前記応力作用膜とを含む支持体は、前記第１の導電膜の上端部に接触して配置される請求項１乃至１４のいずれか１項に記載の半導体装置。
16. 前記支持膜、若しくは前記支持膜と前記応力作用膜とを含む支持体は、前記第１の導電膜の高さ方向の中間部に接触して配置される請求項１乃至１４のいずれか１項に記載の半導体装置。
17. 前記筒状の複数の第１の導電膜はキャパシタの下部電極であり、前記下部電極の内壁及び外壁に接する誘電膜を介してキャパシタの上部電極となる第２の導電膜を有する請求項１乃至１６のいずれか１項に記載の半導体装置。
18. 半導体基板上に形成された複数の能動素子と、前記複数の能動素子を覆う層間絶縁膜とを有し、前記層間絶縁膜上に前記キャパシタが配置され、前記能動素子の１つと前記第１の導電膜の１つとが電気的に接続された請求項１７に記載の半導体装置。
19. 前記層間絶縁膜は、その表面に前記支持膜又は前記応力作用膜と同種の膜を有する請求項１８に記載に半導体装置。
20. 前記層間絶縁膜表面の前記支持膜又は前記応力作用膜と同種の膜は、前記第１の導電膜を底部で保持する底部保持部材として機能する請求項１９に記載の半導体装置。

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