KR940006665B1 - 퇴적막의 형성법 및 반도체장치의 제조법 - Google Patents

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Abstract

내용 없음.

Description

퇴적막의 형성법 및 반도체장치의 제조법
제1도는 본 발명이 적용 가능한 퇴적막 형성장치의 일예를 도시하는 모식도.
제2도는 본 발명에 의한 퇴적막 형성법을 설명하는 모식적 단면도.
제3도는 본 발명이 적용 가능한 퇴적막 형성장치의 다른 한예를 도시하는 모식도.
제4도는 본 발명의 반도체장치의 제조방법을 설명하기 위한 모식도이다.
본 발명은 퇴적막의 형성법 및 반도체장치의 헝성법에 관한 것이다. 특히 반도체 집적회로 장치등의 배선에 바람직하게 적용되는 Mo퇴적막의 형성법 및 선택적인 Mo막의 퇴적을 사용한 반도체 장치의 제조법에 관한 것이다.
종래, 반도체를 사용한 전자장치나 집적회로에 있어서, 전극이나 배선에는 주로 알루미늄(Al) 또는 Al-Si등이 사용되어 왔었다. 여기에서, Al은 염가이며 전기전도도가 높고, 또 표면에 치밀한 산화막이 형성되므로, 내부가 화학적으로 보호되어 안정화하는 것과, Si와의 밀착성이 좋은 것등 많은 이점을 소유하고 있다.
그러나 한편으로 고집적학에 따른 게이트 전극과 확산층과의 마스크 맞춤등이 불필요한 셀프라인(자기위치결정) 기술이 불가결하다. 이 방법에서는 고온을 요하므로, Al등의 융점이 낮은 금속은 사용할 수 없다. 종래의 MOS LSI에서는 셀프라인이 가능한 게이트 전극배선으로서, 고농도로 불순물 도프된 다결정 Si가 널리 사용되어 왔다.
그런데 더 높은 고집적화가 진행됨에 따라서 미세한 다결정 Si배선등으 전기저항이 높아지는 문제가 발생하였다. 이것은 장치의 고속동작에 치명적이다. 그래서 다결정 Si보다도 체적 저항율이 낮고 또한 셀프라인 이 가능한 고융점 금속을 필요로하게 되었다. 또 기본적으로 Al이 사용되는 경우에도 Si층과의 콘택트 전극부에서 열처리시에 Si와 배선 Al이 반응해서 단선이나 배선의 고저항화가 야기된다. 이때문에 고융점에서 전기저항이 낮은 금속을 전극배선재료로서, 또 콘택트부의 Si와 Al의 반응을 방지하는 장벽금속으로서 사용하게 되었다. 특히 Mo는 용점이 충분히 높고(2620℃), 전기저항이 낮은 것(4.9μ
Figure kpo00001
·cm) 등에 의해 주목되고 있다.
종래의 Mo전극이나 배선등에 사용되는 Mo막은 전자비임 증착(蒸着)이나 스패터링법에 의해 퇴적시키는 방법이 사용되어 왔다. 그런데 집적도의 증가에 의한 치수의 미세화에 따라, LSI등의 표면은 산화, 확산, 박막 퇴적, 에칭등에 의해 요철이 심하게 되어 있다. 예를들면 전극이나 배선금속은 단차(段差)가 있는 면상으로 선이 끊기는 일이 없이 퇴적되며, 지름이 미소하고, 그리고 깊은 바이아호올중에 퇴적되지 않으면 안된다. 4M비트나 16M비트의 DRAM(다이나믹 RAM)등에서는, 배선금속을 퇴적하지 않으면 안되는 바이아호올의 아스펙트비(바이아호올의 깊이÷바이아호올의 지름)는 1.0이상이며, 바이아호올 지름 자체도 1μm이하가 된다. 따라서 아스펙트비가 큰 바이아호올에도 배선금속을 퇴적할 수 있는 기술이 필요하게 된다.
특히, SiO2등의 절연막 밑에 있는 장치에 대해서 확실한 접속을 행하기 위해서는, 성막(玔莫)이라기보다 오히려 장치의 바이아호올만을 구멍을 메우는 것과 같이 금속을 퇴적할 필요가 있다. 이것을 위해서는, Si나 금속표면에만 배선금속을 퇴적시켜, SiO2등의 절연막 위에는 퇴적시키지 않는 방법을 필요로 한다.
이와같은 선택 퇴적 또는 선택 성장은 종래에 사용해온 전자비임증착이나 스패터법으로는 실현이 곤란하다. 스패터법은 표적으로부터 스패터된 입자가 진공중에서 날아오는 것을 기초로 한 물리적 퇴적법이므로, 단차가 있는 부분이나 절연막 측벽에서의 막의 두께가 극단으로 얇게 되고, 심할때에는 선이 끊기는 수도 있다. 그리고 막의 두께의 불균일이나 단선은 LSI의 신뢰성을 현저히 저하시키는 것이 된다.
한편, 기판에 바이어스를 인가하고, 기판표면에서의 스패터 에칭작용과 퇴적작용을 이용해서, 바이아호올만에 Al 또는 Al합금 혹은 Mo실리사이드를 메워넣는 것과 같이 퇴적을 행하는 바이어스 스패터법이 개발되어 있다.
그러나 기판에 수 100V이상의 바이어스 전압이 인가되기 위해서는, 하전입자의 손상에 의해, 예를들면 MOS-FET의 역치가 변화하는등의 악영향이 생긴다. 또 에칭작용과 퇴적작용이 혼재하므로, 본질적으로 퇴적속도가 향상하지 않는 문제도 있다.
상기와 같은 문제점을 해결하기 위해, 다양한 종류의 CVD(Chemical Vapor Deposition)법이 제안되어 있다. 이들 방법에서는 성막의 과정에서 어떠한 형태로든지 원료가스의 화학반응을 이용한다. 플라스마 CVD나 광 CVD에서는, 원료가스의 분해가 기상(起相)중에서 발생, 거기에서 발생한 활성종이 기판상에서 또다시 반응해서 막이 형성된다. 이들 CVD법에서는 기상중에서의 반응이 있으므로, 기판표면의 요철에 대한 표면 피복성이 좋다. 그러나 원료가스 분자중에 함유되는 탄소원자가 막속으로 들어간다. 또 특히 플라스마 CVD에서는 스패터법의 경우와 같이 하전입자에 의한 손상(소위 플라스마 대미지)가 있는 등의 문제가 있었다.
열 CVD법은 주로 기체(基體) 표면에서의 표면반응에 의해 막이 성장하기 위해서 표면의 단차가 있는 부분등의 요철에 대한 표면피복성이 좋다. 또 바이아호올 내에서의 퇴적이 이루어지기 쉬운 것으로 기대된다. 또한 단차가 있는 부분에서의 단서등도 피해진다. 이때문에 Mo막의 형성방법으로서도 열 CVD방법이 다양하게 연구되어 왔다. 예를들면 반도체 연구 제20권(공업조사회, 1983년)의 제4장에서 소개되고 있는 것과 같은 상압 CVD 또는 감압 CVD에 의한 MoCl5의 수소환원법이나 MoF6의 Si환원법등이 있다. 그러나 MoCl5의 수소환원법에서는, 성막장치내의 가열된 기판표면 이외의 부분에서 Mo이외에 MoCl3와, 기타 복수의 몰리브덴 할로겐화물이 생성되어 버리는 경우가 있다. 따라서 성막의 제어는 어렵다. 또 성막은 가능하나 선택 퇴적은 볼 수 없다. 한편, 예를들면 EP 147913(A3)공보나, USP 3,785,862호 공보에는 MoF6가스와 수소가스 ; 및 비활성가스를 사용한 Mo막의 형성방법이 개시되어 있다.
그래서, MoF6의 Si환원법에서는 Si의 존재화로서 MoF6이 반응해서 Mo를 석출시키는데, 이때 Si가 에칭되어 버린다. 따라서 Si웨이퍼상의 전자회로가 손상을 받을 염려가 있다. 또 SiO2도 에칭된다. 그러나 이때문에 MoF6의 Si환원법에서는 주로 Si기판상에 퇴적이 생기고, SiO2상에는 Mo막이 별로 퇴적하지 않으나, USP 3,785,862호 공보에는 SiO2상에도 Mo막이 형성된다는 것이 명기되어 있다. 이것은 Mo의 선택 퇴적이 만족할만하게 완전한 것이 아님을 가리키는 것이다.
위에서 기술한 바와같이 Si도 SiO2도 에칭을 받으므로, 이대로는 표면의 평탄성 및 불순물의 혼입등에 관련하여 실용상 문제가 될 염려가 있다. 또다른 방법으로서 THIN SOLID FILMS 제63권(1979년) 제169페이지에 기술된 바와 같이 Mo(CO)6의 상압 CVD법의 일예가 있다.
이 방법에서는 Ar을 캐리어 가스로 해서 상압 CVD에서 Mo막을 기판상에 퇴적할 수가 있다. 그러나 이 방법에서는 비교적 많은 량의 산소나 탄소가 Mo막속에 불순물로서 혼입될 경우가 있고, 이때문에 퇴적막의 전기저항이 증가한다는 염려가 있다. 또 이 방법으로도 선택퇴적은 곤란하다.
이상과 같이 종래의 Mo막의 퇴적법은 LSI표면의 단차의 피복성이 나쁘다든가, LSI의 Si표면을 불필요하게 에칭해버리든가, SiO2에 손상을 입히든가, 퇴적반응의 제어가 곤란하든가, 혹은 Mo막으로의 다량의 불순물 혼입이 있든가 하는 등의 개선할 점이 많았다. 따라서 본 발명의 제1의 목적은 Si웨이퍼나 SiO2에 손상을 주지않는 Mo막의 퇴적법을 제공하는데 있다.
본 발명의 제2의 목적은 LSI표면의 단차피복성이 높은 Mo막의 퇴적법을 제공함에 있다.
본 발명의 제3의 목적은 바이아호올의 구멍 메우기등에 유효한 Mo막의 선택적 퇴적법을 제공함에 있다.
본 발명의 제4의 목적은 저저항의 Mo막을 제어성이 좋게 퇴적할 수 있는 Mo막의 퇴적법을 제공함에 있다.
본 발명의 제5의 목적은 배선부나 전극부의 형성에 선택적인 Mo막의 퇴적법을 이용해서 우수한 표면평탄성, 내마이그레이션성 등의 특성을 갖고 있는 반도체장치의 제조법을 제공함에 있다.
본 발명의 제6의 목적은 (a) 전자공여성 표면을 가지는 기체에, 몰리브덴 원자를 함유하는 유기금속 화합물의 가스와 수소가스를 공급하는 공정과, (b) 상기 유기금속 화합물의 분해온도 이상이며, 또한, 800℃이하의 범위내에 상기 전자공여성 표면의 온도를 유지하고, 몰리브덴막을 그 전자공여성 표면에 형성하는 공정으로 이루어지는 퇴적막 형성법을 제공함에 있다.
본 발명의 제7의 목적은 (a) 전자공여성 표면과 비전자공여성 표면을 가지는 기체에, 몰리브덴 원자를 함유하는 유기금속화합물의 가스와 수소가스를 공급하는 공정과, (b) 상기 유기금속 화합물의 분해온도 이상이며, 또한 800℃이하의 범위내에 상기 전자공여성 표면의 온도를 유지하고, 몰리브덴 막을 그 전자공여성 표면에 선택적으로 형성하는 공정으로 이루어지는 퇴적막 형성법을 제공함에 있다.
본 발명의 제8의 목적은 반도체 재료상에 절연체 재료로 이루어진 막을 형성하는 공정, 상기 막에 구멍을 형성하고, 상기 반도체 재료를 노출시키는 공정, 그리고 상기 구멍에 도전성 재료를 심어넣고, 전기적 배선의 일부를 형성하는 공정으로 이루어지는 반도체 장치의 제조법에 있어서, 몰리브덴 원자를 함유하는 유기금속 화합물의 가스와 수소가스를 그 유기금속 화합물의 분해온도 이상으로, 또한 800℃이하의 온도에서 반응시켜, 몰리브덴을 상기 구멍에 선택적으로 퇴적시켜서, 상기 배선의 일부를 형성하는 것을 특징으로 하는 반도체 장치의 제조법을 제공함에 있다.
본 발명의 퇴적막의 형성법의 바람직한 것은 다음과 같다.
본 발명의 퇴적막의 형성법은, 몰리브덴 원자를 함유하는 유기금속 화합물의 가스와, 수소가스와의 반응에 의해 몰리브덴 막을 전자공여성 표면에 형성하는 것을 특징으로 한다.
한편 본 발명의 반도체장치의 형성법의 바람직한 것은 다음과 같다.
본 발명의 반도체 장치의 형성법은 절연막에서 노출한 반도체 표면상에 몰리브덴원자를 함유하는 유기금속 화합물의 가스와, 수소가스와의 반응에 의해 몰리브덴을 선택적으로 퇴적시켜서 전기적 배선의 일부를 형성하는 것을 특징으로 한다.
본 발명에 의한 퇴적막 형성법에 의해 얻어지는 Mo막은 탄소등의 불순물이 적으며, 전기저항도 충분히 낮다. 또 기판표면의 손상도 없고 제어성도 좋다. 또한 본 발명의 퇴적막의 형성법에 의하면 저항이 낮고, 치밀한 Mo막을 기체상에 선택적으로 퇴적시킬 수 있다.
또 본 발명의 반도체장치의 제조법에 의하면, 저항이 낮고, 치밀하며 또한 평탄한 W막을 배선부나 전극부등에 사용한 우수한 반도체 장치를 제공할 수가 있다.
본 발명에 있어서는 퇴적막 형성의 원료가스로서 유기 Mo화합물과 H2가스를 용한다. 유기 Mo화합물로서는 상온에서 고체의 Mo(CO)6이나 Mo(CH3)6등을 H2가스나 Ar등의 캐리어가스중에서 승화시켜 가열기판상에서 반응시킴으로써 Mo막이 퇴적한다. 반응의 상세한 메카니즘은 반드시 명확하지는 않으나, 가열된 금속이나 반도체와 같은 전자공여성 기체표면에서 Mo(CO)6등이 H2가스와 반응해서 Mo가 생성된다고 생각된다. 기체표면이 전자공여성이 아니면 이 반응이 진행하기 어려우므로, 비전자공여성 표면에서의 막의 퇴적이 생기기 어렵다고 생각된다.
여기에서 전자공여성에 대해서 다음에 상세하게 설명한다.
전자공여성 재료로서는, 기체중에 자유전자가 존재하고 있는다. 또는 자유전자를 의도적으로 생성시키든가 한 것으로서, 예를들면 기체표면상에 부착한 원료가스 분자와의 전자수수(授受)에 의해 화학반응이 촉진되는 표면을 소유하는 재료를 말한다. 예를들면, 일반적으로 금속이나 반도체가 이것에 해당된다. 금속 혹은 반도체 표면에 아주 얇은 산화막이 존재하고 있는것도 포함된다. 그와같이 얇은 막이면 기체와 부착원료분자 사이에서 전자 수수에 의해서 화학반응이 생기기 때문이다.
구체적으로는, 단결정 실리콘, 다결정실리콘, 비정질실리콘 등의 반도체, III족 원소로서의 Ga, In, Al과 V족 원소로서의 P, As, N을 조합하여 된 2원계 혹은 3원계 혹은 4원계 III-V족 화합물 반도체 또는 II-VI족 화합물 반도체, 혹은 텅스텐, 몰리브덴, 탄탈, 알루미늄, 티탄, 구리등의 금속자체이며, 혹은 텅스텐규화물, 몰리브덴규화물, 탄탈규화물, 알루미늄규화물, 티탄규화물 등의 상기 금속의 규화물이며, 또는 알루미늄 실리콘, 알루미늄티탄, 알루미늄구리, 알루미늄탄탈, 알루미늄실리콘구리, 알루미늄실리콘티탄, 알루미늄팔라듐, 티탄질화물 등의 상기 금속의 구성원자의 어느 것이나 하나를 포함하는 금속등이다.
이것에 대해서, Mo가 선택적으로 퇴적하지 않는 표면을 형성하는 재료, 즉 비전자공여성 재료로서는 통상의 절연재료, 열산화, CVD등에 의해 형성되는 산화실리콘, BSG, PSG, BPSG 등의 유리 또는 산화막, 열질화막, 플라스마 CVD, 감압 CVD, ECR-CVD법등에 의한 실리콘 질화막등이다.
본 발명에서 사용하는 원료가스, 예를들면 Mo(CO)6의 단체로서의 열분해는 400℃전후에서 일어나고, 300℃에서도 부분적인 분해가 일어난다. 만약 압력이 높고, 거기에 H2가 없으면 이것들의 분해생성물은 선택성 없이 기체상에 퇴적되어 버린다. 더구나 이때 Mo막중에는 비교적 많은 량의 탄소나 산소가 혼입되어서, 전기저항이 높아진다. 따라서 불순물의 막으로의 혼입을 방지하기 위해서도 H2가스는 반응시에 불가결의 것이 된다. 기체온도 300℃이상에서 반응가스의 압력이 높을때에는 막의 퇴적은 SiO2나 Al2O3등의 비전자 공여성 표면에도 생기게 되고, 퇴적의 선택성이 저하된다.
따라서 반응압력(유기금속 화합물의 분압)은 100Torr이하가 아니면 선택성 퇴적은 일어나지 않고, 실용상으로는 10Torr이하가 바람직하다. 기체의 온도가 지나치게 높으면 Mo(CO)6은 H2나 전자공여성 표면의 도움을 받지 않고도 맹렬하게 열분해 되므로, 재차 막중의 불순물이 증가하고 또 퇴적의 선택성도 잃어간다.
그리고 800℃을 넘는 기체온도는 사용할 수 없으며, 바람직하게는 600℃ 이하가 적당하다. 더 바람직한 온도범위는 450∼550℃이다. MoCl5나 MoF6등을 H2나 Si로 환원하는 방법이 알려져 있으나, 이것들의 방법에서는 막중에 할로겐 원소가 혼입하든가 Si기판이나 SiO2막의 에칭등의 손상이 있고, 기체의 특성을 열화시킨다. 이때문에 이것을 사용한 장치의 특성까지 저하하는 일이 있다. 한편 본 발명의 방법에 의하면 할로겐 원소는 일절 사용하지 않으므로, 상기와 같은 문제는 전혀없이 Mo막의 선택퇴적이 가능하다.
원료가스로서는 Mo(CO)6외에 Mo(CH3)6도 좋다. Mo(CH3)6은 고순도의 막을 얻는데에는 Mo(CO)6보다도 오히려 바람직하다. 그러나 Mo의 유기화합물은 이것들에 한정되는 것은 아니다.
다음에서, 도면을 참조하면서 본 발명의 바람직한 실시양태를 설명한다.
제1도는 본 발명이 적용 가능한 퇴적막 형성장치를 도시하는 모식도이다.
여기에서 (1)은 Mo막을 형성하기 위한 기체(基體)이다. 기체(1)는 이 도면에 도시하는 바와같이 실질적으로 닫혀진 퇴적막 형성용의 공간을 형성하기 위한 반응관(2)의 내부에 설치된 기체홀더(3)상에 재치(載置)된다. 반응관(2)을 구성하는 재료로서는 석영이 바람직하나, 금속제라도 좋다.
또 반응관은 냉각되는 것이 바람직스럽다. 또 기체홀더(3)는 금속제이며, 재치되는 기체를 가열할 수 있도록 히터(4)가 설치되어 있다. 그리고 히터(4)는 발열온도가 제어되어 기체온도를 제어할 수 있도록 구성되어 있다.
가스의 공급계는 다음과 같이 구성되어 있다. 5는 가스의 혼합기이며, 원료가스와 반응가스를 혼합시켜서 반응관(2)내로 공급한다. 6은 원료가스로서의 유기금속을 기화시키기 위해 설치된 원료가스 기화기이다.
본 발명에 있어서 사용하는 유기금속은 실온에서 고체형상이므로 기화기(6) 내에서 캐리어 가스를 유기금속의 표면 가까이를 통과시켜서 유기금속을 승화시켜 포화증기로 하고 혼합기(5)에 도입한다. 이때 가스 또는 유기금속 자체를 가열하는 것은 승화를 크게 촉진시킨다.
배기계는 다음과 같이 구성된다.
7은 게이트 밸브이며, 퇴적막 형성전에 반응관(2) 내부를 배기할때 등 대용량의 배기를 할때에 열린다. 8은 슬로우 리이크밸브이며, 퇴적막 형성시의 반응관(2) 내부의 압력을 조정할때 등 소용량의 배기를 행할때 사용된다. 9는 배기 유니트이며, 터어보 분자 펌프등의 배기용의 펌프등으로 구성된다.
기체(1)의 반송계는 다음과 같이 구성되어 있다. 10은 퇴적막 형성전 및 퇴적막 형성후의 기체를 수용할 수 있는 기체 반송실이며, 밸브(11)를 열어서 배기시킨다. 12는 반송실을 배기시키는 배기유니트이며, 터어보분자범프등의 배기용 펌프로 구성되어 있다.
밸브(13)는 기체(1)를 반응실과 반송공간에 이송할대만 열린다.
제1도에 도시된 바와같이, 원료가스를 생성하기 위한 가스생성실(6)에 있어서는, 예로서 생성실(6)은 실온으로 유지되든가, 또는 가열된 고체형상의 유기 Mo화합물에 대해 캐리어가스로서의 H2또는 Ar(또는 다른 비활성 가스)를 통하여, 기체형상의 유기 Mo화합물을 생성하고, 이것을 혼합기(5)에 수송한다. 반응가스로서의 H2는 다른 경로로부터 혼합기(5)에 수송된다. 가스는 각각 그 분압이 소망의 수치가 되도록 유량이 조정된다.
원료가스로서는, Mo(CO)6이나 Mo(CH3)6이 좋다. 또 Mo(CO)6과 Mo(CH3)6을 혼합해서 사용해도 좋다.
제2도(a)∼(e)는 본 발명을 Mo막의 선택적 형성에 사용한 경우의 Mo막의 성장의 양상을 도시하는 모식도이다.
제2도(a)는 본 발명에 의한 Mo퇴적막 형성전의 기체의 단면을 모식적으로 도시한 도면이다. 90은 전자공여성 재료로 된 기판, 91은 비전자공여성 재료로 된 얇은 막이다.
원료가스로서의 Mo(CO)6, 반응가스로서의 H2를 함유한 혼합기체가 Mo(CO)6의 분해온도 이상(350℃이상) 그리고 800℃이하의 온도범위 내에서 가열된 기체상에 공급되면, 비전자공여성 재료로 된 얇은 막(91)이외의 기체(90)상에 선택적으로 Mo가 석출되어 제2도(b)에 도시하는 것과 같이 Mo의 연속막이 형성된다. 여기에서 반응관(2)내의 압력은 10-3∼760Torr가 바람직하며, Mo(CO)6분압은 상기 반응관내 압력의 1.0×10-5∼1.5×10-3배가 바람직하다.
상기 조건에서 Mo의 퇴적을 계속하면, 제2도(c)의 상태를 거쳐서, 제2도(d)에 도시하는 바와같이, Mo막은 얇은 막(91)의 최상부의 레벨까지 성장한다. 그리고 오오거 전자분광법이나 광전자분광법에 의한 분석의 결과, 이 막에는 탄소나 산소와 같은 불순물의 혼입이 없다.
이와같이 해서 형성된 퇴적막의 저항율은, 막의 두께 600Å에서는 실온에서 8∼30μ
Figure kpo00002
·cm와 Mo벌크의 저항율에 상당히 가깝고, 다결정 Si보다 낮으며, 연속 평탄한 막이 된다. 가시광 파장의 영역에 있어서 반사율도 70∼80%이며, 표면평탄성이 뛰어난 얇은 막을 퇴적시킬 수가 있다.
퇴적막을 형성할때 기체의 온도로서는, Mo를 포함한 원료가스의 분해온도이상(350℃ 이상), 그리고 800℃이하가 바람직함은 상기한 것과 같으나, 구체적으로는 Mo(CO)6의 경우, 기체온도 400∼600℃, Mo(CH3)6의 경우, 350∼550℃ 가 바람직 하다.
보다 바람직한 것은 Mo(CO)6의 경우, 기체온도 450∼550℃, Mo(CH3)6의 경우, 400∼500℃이며, 이 조건으로 퇴적한 Mo막은 탄소, 산소를 함유하지 않고, 저항도 충분히 낮다.
제1도에 도시한 장치에서는, 1회의 퇴적에 있어서 한장의 기체에만 Mo를 퇴적할 수 있다. 그리고 대략 100Å/분의 퇴적속도는 얻어지나, 다수매의 퇴적을 단시간에 행하기 위한 장치로서는 반드시 충분하지는 않다.
이점을 개선하는 퇴적막 형성장치로서는, 다수매의 웨이퍼를 동시에 장전해서 Mo를 퇴적할 수가 있는 감압 CVD장치가 있다. 본 발명에 의한 Mo퇴적은 가열된 전자공여성 기체의 표면에서의 표면반응을 사용하고 있으므로, 기체만이 가열된다. 예컨대 핫월형(hot wall tape) 감압 CVD법이면 Mo(CO)6과 H2에 의해 Mo를 바람직하게 퇴적시킬 수 있다.
퇴적막의 형성조건으로는 반응관 압력은 10-3∼760Torr, 바람직하게는 0.1∼5Torr가 바람직하다. 기체온도는 350V∼800V, 바람직하며, 이 조건하에서 Mo가 전자공여성 기체상에만 퇴적한다.
제3도는 그러한 본 발명이 적용 가능한 퇴적막 형성장치를 도시하는 모식도이다.
57은 Mo막을 형성하기 위한 기체이다. 50은 주위에 대해서 실질적으로 닫혀진 퇴적막 형성용의 공간을 형성하는 석영재의 외측 반응관이다. 51은 외측반응관(50)내의 가스의 흐름을 분리하기 위해 설치되는 석영제의 내측반응관, 54는 외측반응관(50)의 구멍을 개폐하기 위한 금속제의 플랜지이며, 기체(57)는 내측 반응관(51) 내부에 설치된 기체 유지구(56)내에 설치된다. 그리고, 기체 유지구(56)는 석영제로 하는 것이 바람직하다.
또 본 장치는 히터부(59)에 의해 기체온도를 제어할 수 있다. 반응관(50) 내부의 압력은, 가스 배기구(53)를 개재해서 결합된 배기계에 의해서 제어되도록 구성되어 있다.
또 원료가스는 제1도에 도시한 장치와 같이, 제1의 가스계, 제2의 가스계 및 혼합기를 가지고(모두 도시하지 않음), 원료가스는 원료가스 도입구(52)로부터 반응관(50) 내부에 도입된다. 원료가스는, 제3도중 화살표(58)로 나타내는 바와같이, 내측반응관(51) 내부를 통과할때에, 기체(57)의 표면에서 반응하고, Mo를 기체표면에 퇴적한다. 반응후의 가스는 내측반응관(5l)과 외측반응관(50)에 의해서 형성되는 간극부를 통해서, 가스배기구(53)로부터 배기된다.
기체를 빼고 넣을때 금속제 플랜지(54)를 엘리베이터(도시하지 않음)에 의해 기체유지구(56), 기체(57)와 함께 강하시켜서 소정의 위치로 이동시켜서 기체의 착탈을 행한다.
그런 장치를 사용해서 상기한 조건으로 퇴적막을 형성함으로써, 장치내의 모든 웨이퍼에 있어서 양질의 Mo막을 동시에 형성할 수가 있다.
다음에 구체적인 실시예로 본 발명을 설명한다.
[실시예 1]
우선 Mo성막의 순서는 다음과 같다. 제1도에 도시한 장치를 사용해서, 배기설비(9)에 의해 반응관(2)내를 대략 1×10-8Torr로 배기하였다. 그러나 반응관(2)내의 진공도는 1×10-8Torr보다 나빠도 Mo막의 성막은 가능하다.
Si웨이퍼등의 기체를 세정후, 반송실(10)을 대기압으로 높여주고 Si웨이퍼를 반송실에 장전하였다. 반송실을 대략 1×10-6Torr로 배기하고, 그후 게이트 밸브(13)를 열어서 기체를 웨이퍼 홀더(3)에 장착하였다. 계속해서 게이트밸브(13)를 닫고 반응실(2)의 진공도가 대략 1×10-8Torr로 될때까지 배기하였다.
본 실시예에서는 제1의 가스라인으로부터 Mo(CO)6를 승화시켜서 공급하였다. Mo(CO)6라인의 캐리어가스로는 H2를 사용하였다. 제2의 가스라인은 H2용으로 하였다.
제2가스라인으로부터 H2를 흘려보내, 슬로우리이크밸브(8)의 개도를 조정해서 반응관(2)내의 압력을 소정의 수치로 하였다. 그후 히터(4)에 전기를 통하게 하여 기체를 가열하였다. 기체온도가 소정의 온도에 도달한 후, Mo(CO)6라인으로부터 Mo(CO)6을 반응관내로 도입하였다. 여기에서 반응관내의 전체압력은 대략 1.5Torr로 하고, Mo(CO)6분압은 대략 1.5×10-4Torr로 하였다. 다음에 Mo(CO)6을 반응관(2)에 도입하면 Mo가 퇴적하였다. 소정의 퇴적시간이 경과한 후, Mo(CO)6의 공급을 정지시키고, 다음에 히터(4)의 가열을 정지하고, 기체를 냉각하였다. H2가스의 공급을 정지하고 반응관내를 배기한 후, 기체를 반송실로 이송하고, 반송실 만을 대기압으로 한 후 기체를 빼냈다. 이상이 개략적인 Mo성막의 순서이다.
단결정 Si기판을 시료로 해서 준비하고, 기판온도를 변화시켜서, 각 기판온도에서 상기한 순서에 따라, 전체압력 1.5Torr, Mo(CO)6분압 1.5×10-4Torr의 조건으로 Mo막을 퇴적시켰다.
기판의 온도를 변화시켜서 퇴적한 Mo막을 각종의 평가방법으로 평가하였다. 그 결과를 표 1에 표시한다.
[표 1]
Figure kpo00003
상기 시료로 400℃∼600℃의 온도범위에서 양질의 Mo가 퇴적하였다.
[실시예 2]
다음의 순서로 Mo막을 형성하였다. 우선 배기설비(9)에 의해 반응관(2)내를 대략 1×10-8Torr로 배기하였다.
Si웨이퍼등의 기체를 세정한 후, 반송실(10)을 대기압으로 해서 Si웨이퍼를 반송실에 장전하였다. 반송실을 대략 1×10-6Torr로 배기한 후 게이트밸브(13)를 열어서 웨이퍼를 웨이퍼홀더(3)에 장착하였다. 계속해서 게이트밸브(13)를 닫아 반응실(2)의 진공도가 대략 1×10-8Torr로 될때까지 배기하였다.
본 실시예에서는 제1의 가스라인을 Mo(CO)6용으로 하였고, Mo(CO)6라인의 캐리어가스는 실시예 1과는 상이하며, Ar을 사용했다. 제2가스라인은 H2용으로 하였다.
제2가스라인으로부터 H2를 흘리고, 슬로우 리이크밸브(8)의 개방정도를 조정해서 반응관(2)내의 압력을 소망의 수치로 하였다. 본 실시예에 있어서 전형적 압력은 대략 1. 5Torr로 하였다. 그후 히터(4)에 전기를 통하여 웨이퍼를 가열하고, 웨이퍼온도가 소망의 온도에 도달한 후, Mo(CO)6라인으로부터 Mo(CO)6을 반응관내에 도입하였다. 반응관내의 전체압력은 대략 1.5Torr이며, Mo(CO)6분압은 대략 1.5×10-4Torr로 하였다. Ar분압은 대략 0.5Torr로 하고, 계속해서 Mo(CO)6을 반응관(2)에 도입하면 Mo가 퇴적되었다. 소망의 퇴적시간이 경과한 후 Mo(CO)6의 공급을 정지시키고, 다음에 히터(4)의 가열을 정지하고, 웨이퍼를 냉각시켰다. H2가스의 공급을 정지하고 반응관내를 배기한 후 웨이퍼를 반송실로 이송하고 반송실만을 대기압으로 한 후 웨이퍼를 꺼냈다.
이와같이 해서 캐리어가스로서 Ar을 사용했을때, 형성된 Mo막은 저항률, 탄소함유율이 약간 높았을뿐, 실용상 문제가 없는 레벨이며, 실시예 1과 대체로 같은 결과가 얻어졌다.
[실시예 3]
제2도에 도시한 감압 CVD장치를 사용해서 다음에 기술하는 것과 같은 구성의 기체에 Mo막을 형성하였다.
전자공여성 기체표면 재료로서 단결정 실리콘(단결정 Si), 다결정실리콘(다결정 Si), 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 텅스텐실리사이드(WSi), 티탄실리사이드(TiSi), 알루미늄(Al), 알루미늄실리콘(Al-Si), 티탄알루미늄(Al-Ti), 티탄나이트라이드(Ti-N), 구리(Cu), 알루미늄실리콘구리(Al-Si-Cu), 알루미늄팔라둠(Al-Pd), 티탄(Ti), 몰리브덴실리사이드(Mo-Si), 탄탈실리사이드(Ta-Si)를 사용하였다. 이것들의 샘플 및 Al2O3기판, SiO2유리기판을 제2도에 도시한 감압 CVD장치에 넣어서 동일 배치내에서 Mo막을 형성하였다. 성막조건은 반응관 압력 0.2Torr, Mo(CO)6분압 1.0×10-5Torr, 기체온도 450℃로 하였다.
이와같은 조건으로 성막한 결과, 전자공여성 기체표면을 가지는 샘플에만 Mo만의 퇴적이 일어났다. Mo막의 막질은 실시예 1에서 표시한 기체온도 450℃의 것과 대략 동일한 성질을 보이며 대단히 양호하였다. 이것에 비해, 비전자공여성인 Al2O3기판 및 SiO2유리기판에는 Mo막은 전혀 퇴적하지 않았다.
[실시예 4]
원료가스로 Mo(CH3)6을 사용하여, 전체압력 2.0Torr, Mo(CH3)6분압 2×10-4Torr의 조건하에서 실시예 1과 같은 순서로 성막을 행하였다. 그결과 기체온도 350℃로부터 550℃의 온도범위에 있어서, 실시예 1과 같이 탄소불순물을 대체로 함유하지 않고, 각 전기저항이 낮은 Mo의 얇은 막이 기체상에 양호한 선택성으로 퇴적하였다.
[실시예 5]
우선 본 실시예에 있어서 시료 제작에 대해 설명한다. Si기체(N형 1∼2
Figure kpo00004
cm)를 수소 연소방식(H2: 4ℓ/M, O2: 2ℓ/M)에 의해 1000℃의 온도로 열산화를 행하였다.
막의 두께는 7000ű500Å이며, 굴절율은 1.46이었다. 이 Si기체 전면에 포토레지스트를 도포하고, 노광기에 의해 소망의 패턴을 소부(蟯付)하였다.
패턴은 0.25μm×0.25μm∼100μm×100μm의 다양한 구멍이 뚫리도록 한것을 사용하였다. 포토레지스트를 현상한 후 반응성 이온에칭(RIE) 등으로 포토레지스트를 마스크로 해서 밑바탕의 SiO2를 에칭하고, 부분적으로 기체 Si를 노출시켰다. 이와같이 해서 0.25μm×100μm×100μm의 각종 크기의 SiO2구멍을 갖고 있는 시료를 준비하였다. 이와같이해서 얻어진 시료에 실시예 1과 같은 모양으로 성막을 행하였다. 구체적으로는 기판온도를 변화시켜서 각 기판온도에서 상기한 순서에 따라, 전체압력 1.5TorrMo(CO)6분압 1.5×10-4Torr의 조건으로 Mo막을 퇴적시켰다.
기판온도를 변화시켜서 퇴적한 Mo막을 각종의 평가방법으로 평가하였고, 그 결과를 표 2에 표시한다.
[표 2]
Figure kpo00005
성막의 결과, 400℃∼600℃의 온도범위에 있어서는, SiO2상에는 Mo는 대체로 퇴적되지 않고 SiO2의 구멍, 즉 Si가 노출하고 있는 부분에만 Mo가 퇴적하였다.
[실시예 6]
제3도에 도시한 감압 CVD장치를 사용해서 다음에 설명하는 것과 같은 구성의 기체(샘플 8-1∼8-179)에 Mo막을 형성하였다.
[샘플 8-1의 준비]
전자공여성인 제1기체표면 재료로서의 단결정 실리콘상에, 비전자공여성인 제2기체표면재료로서의 열산화 SiO2막을 형성하고, 실시예 5에서 설명한 것과 같은 포토리소프래피공정에 의해 패터닝을 행하고, 단결정 실리콘 표면을 부분적으로 노출시켰다.
이때의 열산화 SiO2막의 막두께는 7000Å, 단결정실리콘의 노출부, 즉 구멍의 크기는 3μm×3μm였다. 이와같이 해서 샘플 8-1을 준비하였다.(이하 이와같은 샘플을 "열산화 SiO2(이하 T-SiO2라 약함)/단결정실리콘"이라고 표기하기로 함).
[샘플 8-2∼8-179의 준비]
샘플 8-2는 상압 CVD에 의해 성막한 산화막(이하 SiO2라고 약함)/단결정실리콘, 샘플 8-3은 상압 CVD에 의해 성막한 보론도프의 산화막(이하 BSG라 약함)/단결정실리콘, 샘플 8-4는 상압 CVD에 의해서 성막한 인도프의 산화막(이하 PSG라고 약함)/단결정실리콘, 샘플 8-5는 상압 CVD에 의해서 성막한 인 및 보론도프의 산화막(이하 BSPG라고 약함)/단결정실리콘, 샘플 8-6은 플라스마 CVD에 의해서 성막한 질화막(이하 P-SiN이라고 약함)/단결정실리콘, 샘플 8-7은 열질화막(이하 T-SiN으로 약함)/단결정실리콘, 샘플 8-8은 감압 DCVD에 의해 성막한 질화막(이하 LP-SiN으로 약함)/단결정실리콘, 샘플 8-9는 ECR장치에 의해 성막한 질화막(이하 ECR-SiN으로 약함)/단결정실리콘이다.
다시 전자공여성인 제1기체표면재료와 비전자공여성인 제2기체표면재료의 조합합에 의해 표 3에 표시한 샘플 8-11∼8-179를 작성하였다.
[표 3]
Figure kpo00006
(주)번호는 샘플 No를 표시함
제1기체표면재료로서 단결정실리콘(단결정 Si), 다결정실리콘(다결정 Si), 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 텅스텐실리사이드(WSi), 티탄실리사이드(TiSi), 알루미늄(Al), 알루미늄실리콘(Al-Si), 티탄알루미늄(Al-Ti), 티탄나이트라이드(Ti-N), 구리(Cu), 알루미늄실리콘구리(Al-Si-Cu), 알루미늄팔라듐(Al-Pd), 티탄(Ti), 몰리브덴실리사이드(Mo-Si), 탄탈실리사이드(Ta-Si)를 사용하였다. 이것들의 샘플 및 Al2O3기판, SiO2유리기판을 제3도에 도시한 감압 CVD장치에 넣어서 동일 배치내에서 Mo막을 성막하였다. 성막조건은 반응관 압력 0.2Torr, Mo(CO)6분압 1.0×10-5Torr, 기체온도 450℃로 하였다.
이와같은 조건에서 성막한 결과, 샘플 8-1로부터 8-179까지의 패터닝을 시행한 샘플에 관해서는 전부가 전자공여성인 제1기체표면에만 Mo막의 퇴적이 생기고, 7000Å의 깊이의 구멍을 완전히 메웠다. Mo막의 막질은 실시예 5에서 표시한 기체온도 450℃의 것과 동일 성질을 나타내 대단히 양호하였다. 한편 비전자 공여성인 제2기체표면에는 Mo막은 전혀 퇴적되지 않아 완전한 선택성을 얻을 수 있다. 비전자 공여성인 Al2O3기판 및 SiO2유리기판에도 Mo막은 전혀 퇴적하지 않았다.
[실시예 7]
제3도의 감압 CVD장치를 사용해서 다음에 기술하는 것과 같은 구성의 기체에 Mo막을 형성하였다. 우선, 비전자 공여성인 제2기체표면재료로서 열산화막을 사용해서 그 열산화막위에 전자공여성인 제1기체표면재료로서의 다결정 Si를 형성하였다. 계속해서 실시예 5에 표시한 것과 같은 포토리소그래피 공정에 의해 패터닝을 행하고, 열산화막 표면을 부분적으로 노출시켰다. 이때의 다결정 실리콘의 막두께는 2000Å, 열산화막 노출부, 즉 구멍의 크기는 3μm×3μm였다. 이와같은 샘플을 9-1로 한다.
비전자 공여성인 제2기체표면재로(T-SiO2, CVD-SiO2, BSG, PSC, BPSG, P-SiN, T-SiN, LP-SiN, ECR-SiN)와 전자공여성인 제1기체표면재료(다결정 Si, Al, W, Mo, Ta, WSi, TiSi, TaSi, Al-Si, Al-Ti, TiN, Cu, Al-Si-Cu, Al-Pd, Ti, Mo-Si)의 조합에 의해서 표 4에 표시하는 9-1∼9-169의 샘플을 준비하였다. 이것들의 샘플을 제3도에 도시한 감압 CVD장치에 넣어, 동일 배치속에서 Mo막을 성막하였다. 성막의 조건은 반응관 압력 0.2Torr, Mo(CO)6분압 1.0×10-5Torr, 기체온도 450℃로 하였다.
이와같은 조건으로 성막한 결과, 9-1로부터 9-169까지의 샘플 전부에 있어서, 비전자공여성인 제2기체표면이 노출되고 있는 구멍에는 전혀 Al막은 퇴적되지 않았고, 전자공여성인 제1기체표면 위에만 약 5000Å의 Mo가 퇴적되서 완전한 선택성을 얻었다. 그리고 퇴적한 Mo막의 막질은 실시예 5에서 표시한 기체온도 450℃의 것과 동일한 성질을 나타내고, 대단히 양호했었다.
[표 4]
Figure kpo00007
(주)번호는 샘플 No를 표시함
[실시예 8]
원료가스로 Mo(CH3)6을 사용해서, 전체압력 2.0Torr, Mo(CH3)6분압 3×10-4Torr의 조건하에서 실시예 5와 똑같은 순서로 퇴적을 행하였다. 그결과 기체온도 350℃로부터 550℃의 온도범위에 있어서, 실시예5와 똑같이 탄소불순물을 거의 함유하지 않고, 전기저항이 낮은 Mo의 얇은 막이 기체위에 선택성이 좋게 퇴적되었다.
[실시예 9]
게이트 절연형 토랜지스터의 소오스·드레인 전극을 형성하는 예로서 소오스·드레인상의 콘택트 호올내의 전극형성을 본 발명에 의한 성막법을 이용해서 행하였다. 이것을 제4도에 기초해서 설명한다.
우선 P형 실리콘 웨이퍼(501)에 통상의 선택 산화법등을 사용해서 두꺼운 필드 산화막 및 얇은 열산화막(502)을 웨이퍼(501)위에 형성하였다(제4도 A). 다음에 SiH4가스를 원료가스로 해서 열 CVD법에 의해 다결정 실리콘층을 형성하고, 리소그래피법을 사용해서 다결정실리콘게이트 전극(504)을 형성함과 동시에 두꺼운 필드산화막 및 게이트전극(504)을 마스크로해서 자기정합(整合)적으로 인(燐)을 이온 주입하고, 1×1018cm-3의 불순물 확산영역(505)을 형성하였다(제4도 b).
다음에 열 CVD법을 사용해서 산화실리콘막(508)을 형성하였다(제4도 c). 또한 리소그래피법을 사용해서 0.5μm×0.5μm수치의 콘택트호올(509)을 형성하였다(제4도 d).
이렇게해서 얻어진 기체를 제1도에 도시한 장치에 옮겨서 Mo막의 형성을 행하였다. 이때 기체의 온도는 450℃로 하고, 원료가스로서 Mo(CO)6, 캐리어가스로는 H2를 사용하고, Mo(CO)6의 분압이 1.5×10-4Torr, 전체압력 1.5Torr의 조건하에서 Mo막의 형성을 행하였다.
Mo막의 형성 종료후, 트랜지스터를 막 형성장치로부터 꺼내서 관찰한 결과, 콘택트호울(509)중의 인이 확산한 Si(505)상에만 Mo막(501)이 퇴적되어 있고 산화막(508)상에는 퇴적되어 있지 않았다(제4도 e).
또 Mo막(501)표면은 극히 평탄하였다. 또 얻어진 트랜지스터의 특성을 조사한 바 극히 양호한 특성을 보였다. 또 콘택트호울(509)의 밑바닥에만 얇은 Mo막을 형성한 후 그 Mo막 위에 Al막을 전극재료로서 형성하는 것도 가능하며, Mo막을 장벽금속으로서 사용하는 것이 가능하였다.

Claims (11)

  1. (a) 전자공여성 표면을 가지는 기체에, 몰리브덴 원자를 함유하는 유기금속화합물의 가스와 수소가스를 공급하는 공정과, (b) 상기 유기금속 화합물의 분해온도 이상(350℃이상)이며 그리고 또 800℃이하의 온도 범위내에 상기 전자공여성 표면의 온도를 유지하고, 몰리브덴막을 그 전자공여성 표면에 형성하는 공정으로 이루어지는 것을 특징으로 하는 퇴적막 형성법.
  2. 제1항에 있어서, 상기 유기금속 화합물이 Mo(CO)6인 것을 특징으로 하는 퇴적막 형성법.
  3. 제1항에 있어서, 상기 유기금속 화합물이 Mo(CH3)6인 것을 특징으로 하는 퇴적막 형성법.
  4. 제1항에 있어서, 상기 전자공여성 표면이 반도체로 된 것을 특징으로 하는 퇴적막 형성법.
  5. (a) 전자공여성 표면과 비전자공여성 표면을 가지는 기체에, 몰리브덴 원자를 함유하는 유기금속 화합물의 가스와 수소가스를 공급하는 공정과, (b) 상기 유기금속 화합물의 분해온도 이상(350℃이상)에서 그리고 또 800℃이하의 범위내에 상기 전자공여성 표면에 선택적으로 형성하는 공정으로 이루어지는 것을 특징으로 하는 퇴적막 형성법.
  6. 제5항에 있어서, 상기 유기금속 화합물이 ℃(CO)6인 것을 특징으로 하는 퇴적막 형성법.
  7. 제5항에 있어서, 상기 유기금속 화합물이 Mo(CH3)6인 것을 특징으로 하는 퇴적막 형성법.
  8. 제5항에 있어서, 성막시에 있어서 상기 유기금속 화합물의 분압이 100Torr이하인 것을 특징으로 하는 퇴적막 형성법.
  9. 반도체 재료상에 절연체 재료로 된 막을 형성하는 공정, 상기 막에 구멍을 형성하고 상기 반도체 재료를 노출시키는 공정, 그리고, 상기 구멍에 도전성 재료를 심어넣고, 전기적 배선의 일부를 형성하는 공정으로 이루어지는 반도체장치의 제조법에 있어서, 몰리브덴 원자를 함유하는 유기금속 화합물의 가스와 수소가스를 그 유기금속 화합물의 분해온도 이상(350℃이상) 그리고 800℃이하의 온도에서 반응시켜 몰리브덴을 상기 구멍에 선택적으로 퇴적시켜, 상기 배선의 일부를 형성하는 것을 특징으로 하는 반도체장치의 제조법.
  10. 제9항에 있어서, 상기 유기금속 화합물이 ℃(CO)6인 것을 특징으로 하는 반도체장치의 제조법.
  11. 제9항에 있어서, 상기 유기금속 화합물이 ℃(CH3)6인 것을 특징으로 하는 반도체장치의 제조법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW310461B (ko) * 1995-11-10 1997-07-11 Matsushita Electric Ind Co Ltd
JP2002334868A (ja) * 2001-05-10 2002-11-22 Hitachi Kokusai Electric Inc 基板処理装置および半導体装置の製造方法
US6939801B2 (en) * 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
JP4592373B2 (ja) * 2004-09-30 2010-12-01 株式会社トリケミカル研究所 導電性モリブデンナイトライドゲート電極膜の形成方法
JP2019145589A (ja) * 2018-02-16 2019-08-29 東芝メモリ株式会社 半導体装置の製造方法
CN113166929A (zh) 2018-12-05 2021-07-23 朗姆研究公司 无空隙低应力填充

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3684414D1 (de) * 1985-05-10 1992-04-23 Gen Electric Verfahren und vorrichtung zum selektiven chemischen aufdampfen.
JPS62281349A (ja) * 1986-05-29 1987-12-07 Seiko Instr & Electronics Ltd 金属パタ−ン膜の形成方法及びその装置
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法

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