JPH05343676A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JPH05343676A JPH05343676A JP14517592A JP14517592A JPH05343676A JP H05343676 A JPH05343676 A JP H05343676A JP 14517592 A JP14517592 A JP 14517592A JP 14517592 A JP14517592 A JP 14517592A JP H05343676 A JPH05343676 A JP H05343676A
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- substrate
- gate
- insulating film
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Abstract
(57)【要約】 （修正有）
【目的】 電界効果トランジスタの微細化、及び短チャ
ンネル効果の抑制、信頼性向上を同時に達成する。 【構成】 ゲート電極８を基板内部に設けた凹型溝６に
埋め込むと共に、ゲート電極８の上端を基板表面２より
も突出させ、かつその突出部の幅を埋設部での幅に等し
くする。これにより素子の占有面積を最小に抑えながら
実質的素子長をのばし、しかも突出部の存在によりＬＤ
Ｄ構造の導入を可能とする。
ンネル効果の抑制、信頼性向上を同時に達成する。 【構成】 ゲート電極８を基板内部に設けた凹型溝６に
埋め込むと共に、ゲート電極８の上端を基板表面２より
も突出させ、かつその突出部の幅を埋設部での幅に等し
くする。これにより素子の占有面積を最小に抑えながら
実質的素子長をのばし、しかも突出部の存在によりＬＤ
Ｄ構造の導入を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
及びその製造方法に関する。
及びその製造方法に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁膜−
半導体電界効果トランジスタ）はメモリ、マイクロプロ
セッサなどのＬＳＩに用いられる主要素子であり、その
特性と集積密度向上のために素子寸法の微細化が進んで
いる。近年の微細化はめざましく、ＭＩＳＦＥＴのゲー
ト寸法としては０．１μｍ以下のものも報告されてい
る。
ａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁膜−
半導体電界効果トランジスタ）はメモリ、マイクロプロ
セッサなどのＬＳＩに用いられる主要素子であり、その
特性と集積密度向上のために素子寸法の微細化が進んで
いる。近年の微細化はめざましく、ＭＩＳＦＥＴのゲー
ト寸法としては０．１μｍ以下のものも報告されてい
る。
【０００３】しかし、微細化が進むにつれ、短チャンネ
ル効果（チャンネル長が短くなるとＦＥＴがオフしにく
くなる現象）の抑制が次第に問題となってきた。短チャ
ンネル効果を防止するには比例縮小則により、ゲート絶
縁膜を薄くし、チャンネル領域の不純物濃度を増し、ソ
ース／ドレイン接合を浅くすればよい。しかしゲート絶
縁膜を薄くするとその信頼性確保が難しく、チャンネル
の不純物濃度を増すと素子の閾値電力が高くなりすぎ、
接合を浅くするのは製造プロセス上の限界がある。
ル効果（チャンネル長が短くなるとＦＥＴがオフしにく
くなる現象）の抑制が次第に問題となってきた。短チャ
ンネル効果を防止するには比例縮小則により、ゲート絶
縁膜を薄くし、チャンネル領域の不純物濃度を増し、ソ
ース／ドレイン接合を浅くすればよい。しかしゲート絶
縁膜を薄くするとその信頼性確保が難しく、チャンネル
の不純物濃度を増すと素子の閾値電力が高くなりすぎ、
接合を浅くするのは製造プロセス上の限界がある。
【０００４】こうした環境の中、ゲートを半導体基板内
部に形成した溝型ゲート構造ＦＥＴが提案されている。
これは、ゲートを溝に埋め込むことにより、実質的にソ
ース／ドレイン間の距離を広げてソース／ドレインの互
いの空乏層が重なってしまうのを防ぎ、ＦＥＴのオン・
オフを確実にするものである。この薄型ＦＥＴのゲート
電極構造には大別して二種類あり、ゲート電極が基板表
面上にも広がるものと、溝内に完全に埋め込まれるもの
に分けられる。前者の例としては、１９８８年の電子素
子国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ：ＩＥＤＭ）
におけるスノウチ（Ｋ．Ｓｕｎｏｕｃｈｉ）らの発表
（同会議予稿集ｐ．２２６）があり、図５に示すように
断面がＴ字型のゲート電極１８を有するＦＥＴが報告さ
れている。後者の例としては、１９９１年のＶＬＳＩ技
術シンポジウム（Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
｛Ｖｅｒｙ Ｌａｒｇｅ Ｓｃｅｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ ｃｉｒｃｕｉｔ｝Ｔｅｃｈｎｏｌｏｇｙ）にお
けるウェン（Ｄ．Ｓ．Ｗｅｎ）らの発表（同論文集ｐ．
８３）があり、図１７に示すようにゲート８を完全に基
板に埋め込んだＦＥＴが試作・発表されている。
部に形成した溝型ゲート構造ＦＥＴが提案されている。
これは、ゲートを溝に埋め込むことにより、実質的にソ
ース／ドレイン間の距離を広げてソース／ドレインの互
いの空乏層が重なってしまうのを防ぎ、ＦＥＴのオン・
オフを確実にするものである。この薄型ＦＥＴのゲート
電極構造には大別して二種類あり、ゲート電極が基板表
面上にも広がるものと、溝内に完全に埋め込まれるもの
に分けられる。前者の例としては、１９８８年の電子素
子国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ：ＩＥＤＭ）
におけるスノウチ（Ｋ．Ｓｕｎｏｕｃｈｉ）らの発表
（同会議予稿集ｐ．２２６）があり、図５に示すように
断面がＴ字型のゲート電極１８を有するＦＥＴが報告さ
れている。後者の例としては、１９９１年のＶＬＳＩ技
術シンポジウム（Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
｛Ｖｅｒｙ Ｌａｒｇｅ Ｓｃｅｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ ｃｉｒｃｕｉｔ｝Ｔｅｃｈｎｏｌｏｇｙ）にお
けるウェン（Ｄ．Ｓ．Ｗｅｎ）らの発表（同論文集ｐ．
８３）があり、図１７に示すようにゲート８を完全に基
板に埋め込んだＦＥＴが試作・発表されている。
【０００５】また一方で、微細化による素子劣化が信頼
性の点で大きな問題となっている。電源電圧が素子寸法
に比例して縮小されないために微細化と共に素子の内部
電界は大きくなる。トレイン近傍で発生するこの高電界
を緩和させる有効な構造として、図８に示すように低濃
度ソース・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｓｏ
ｕｒｃｅ ａｎｄ Ｄｒａｉｎ：ＬＤＤ）の領域９を有
するＦＥＴが提案されている。これは、ドレインの濃度
を低くすることで空乏層をドレイン側にも伸ばし、基板
側で受け持つ電圧を小さくして電界を弱めている。
性の点で大きな問題となっている。電源電圧が素子寸法
に比例して縮小されないために微細化と共に素子の内部
電界は大きくなる。トレイン近傍で発生するこの高電界
を緩和させる有効な構造として、図８に示すように低濃
度ソース・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｓｏ
ｕｒｃｅ ａｎｄ Ｄｒａｉｎ：ＬＤＤ）の領域９を有
するＦＥＴが提案されている。これは、ドレインの濃度
を低くすることで空乏層をドレイン側にも伸ばし、基板
側で受け持つ電圧を小さくして電界を弱めている。
【０００６】以下、従来技術について図面を用いて説明
する。本願の図面では、層間絶縁膜、配線といった本発
明と本質的に関係しない部分は省略した。
する。本願の図面では、層間絶縁膜、配線といった本発
明と本質的に関係しない部分は省略した。
【０００７】図８はＬＤＤ領域を有するＦＥＴの断面図
である。ゲート電極８の側面に側壁１０を形成すること
でＬＤＤ領域９とソース／ドレイン領域１０とを分けて
いる。図９〜１１を用いてＬＤＤ領域を有するＦＥＴの
製造方法を説明する。図９〜１１はＬＤＤ領域を有する
ＦＥＴの製造方法を工程順に示した断面図である。
である。ゲート電極８の側面に側壁１０を形成すること
でＬＤＤ領域９とソース／ドレイン領域１０とを分けて
いる。図９〜１１を用いてＬＤＤ領域を有するＦＥＴの
製造方法を説明する。図９〜１１はＬＤＤ領域を有する
ＦＥＴの製造方法を工程順に示した断面図である。
【０００８】まず図９に示すように、半導体基板１を酸
化してゲート酸化膜７を形成し、その上にゲート電極と
なるポリシリコン層１４を推積する。しかる後に、ゲー
ト電極形成予定領域にレジスト１６を被覆する。
化してゲート酸化膜７を形成し、その上にゲート電極と
なるポリシリコン層１４を推積する。しかる後に、ゲー
ト電極形成予定領域にレジスト１６を被覆する。
【０００９】次に図１０に示すように、レジスト１６を
マスクとして、ポリシリコン層１４、ゲート酸化膜７を
ドライエッチング技術を用いて順次エッチング除去し、
その後レジスト１６を剥離する。
マスクとして、ポリシリコン層１４、ゲート酸化膜７を
ドライエッチング技術を用いて順次エッチング除去し、
その後レジスト１６を剥離する。
【００１０】しかる後に、形成されたゲート電極８をマ
スクとしてイオン注入を行い、ＬＤＤ領域９を形成す
る。その後、水平面と側面を同じ厚さで覆うように酸化
膜１５を１００〜２００ｎｍ推積する。
スクとしてイオン注入を行い、ＬＤＤ領域９を形成す
る。その後、水平面と側面を同じ厚さで覆うように酸化
膜１５を１００〜２００ｎｍ推積する。
【００１１】次に図１１に示すように、垂直方向にのみ
エッチングが進む異方性トライエッチング技術を用いて
酸化膜１５を除去し、ゲート電極８の側面に側壁酸化膜
１０を形成する。しかる後に、ゲート電極８及び側壁絶
縁膜１０をマスクとしてイオン注入を行い、ソース／ド
レイン領域１１を形成する。これによって、図８のＬＤ
Ｄ領域９を有するＦＥＴが得られる。
エッチングが進む異方性トライエッチング技術を用いて
酸化膜１５を除去し、ゲート電極８の側面に側壁酸化膜
１０を形成する。しかる後に、ゲート電極８及び側壁絶
縁膜１０をマスクとしてイオン注入を行い、ソース／ド
レイン領域１１を形成する。これによって、図８のＬＤ
Ｄ領域９を有するＦＥＴが得られる。
【００１２】図１２はＴ字型掘り下げゲート構造ＦＥＴ
の断面図である。図１２において、半導体基板１に設け
た凹型溝６の内部にはゲート絶縁膜７を介してゲート電
極１８が埋め込まれ、溝の内面上及び溝に隣接する基板
表面上部にはゲート電極１８が推積されている。基板表
面２の上に広がるゲート電極１８の下部で、溝に隣接す
る基板内部には凹型溝６の深さよりも浅くＬＤＤ領域９
が形成されている。基板内部の凹型溝６の下部は閾値電
圧調整用の不純物１７が導入されている。また、基板表
面２の上に広げるゲート電極１８に隣接する基板内部に
はソース／ドレイン領域１１が形成されている。
の断面図である。図１２において、半導体基板１に設け
た凹型溝６の内部にはゲート絶縁膜７を介してゲート電
極１８が埋め込まれ、溝の内面上及び溝に隣接する基板
表面上部にはゲート電極１８が推積されている。基板表
面２の上に広がるゲート電極１８の下部で、溝に隣接す
る基板内部には凹型溝６の深さよりも浅くＬＤＤ領域９
が形成されている。基板内部の凹型溝６の下部は閾値電
圧調整用の不純物１７が導入されている。また、基板表
面２の上に広げるゲート電極１８に隣接する基板内部に
はソース／ドレイン領域１１が形成されている。
【００１３】次に図１３〜１６を用いて上記従来例のＴ
字型掘り下げゲート構造ＦＥＴの製造方法を説明する。
図１３〜１６はＴ字型掘り下げゲート構造ＦＥＴの製造
方法を工程順に示した断面図である。
字型掘り下げゲート構造ＦＥＴの製造方法を説明する。
図１３〜１６はＴ字型掘り下げゲート構造ＦＥＴの製造
方法を工程順に示した断面図である。
【００１４】まず図１３に示すように、半導体基板１の
上に設けた絶縁膜（保護絶縁膜）１９を通してイオン注
入でＬＤＤ領域９を形成する。しかる後に、ゲート電極
形成予定領域を除いてレジスト２０を被覆する。
上に設けた絶縁膜（保護絶縁膜）１９を通してイオン注
入でＬＤＤ領域９を形成する。しかる後に、ゲート電極
形成予定領域を除いてレジスト２０を被覆する。
【００１５】次に図１４に示すように、レジスト２０を
マスクとしてＬＤＤ領域９を含む半導体基板内部をドラ
イエッチング技術を用いて凹部にエッチング除去する。
ここで形成される溝６の深さは、基板内部に形成された
ＬＤＤ領域９よりも深い。しかる後に閾値電圧調整用の
イオン注入を行ってチャンネル領域１７を形成する。
マスクとしてＬＤＤ領域９を含む半導体基板内部をドラ
イエッチング技術を用いて凹部にエッチング除去する。
ここで形成される溝６の深さは、基板内部に形成された
ＬＤＤ領域９よりも深い。しかる後に閾値電圧調整用の
イオン注入を行ってチャンネル領域１７を形成する。
【００１６】次に図１５に示すように、レジスト２０の
剥離後、保護絶縁膜１９をエッチング除去し、基板１を
酸化してゲート酸化膜７を形成する。しかる後にポリシ
リコン層１４を厚く推積し、ゲート電極形成予定領域に
レジスト２１を被覆する。次に図１６に示すように、ド
ライエッチング技術を用いてポリシリコン層１４をエッ
チング除去しゲート電極１８を形成する。このときゲー
ト電極幅は位置合わせズレを見込んで溝６の幅より大き
くする必要がある。しかる後に、ゲート電極１８をマス
クとしてイオン注入を行い、ソース／ドレイン領域１１
を形成する。これによって、図１２のＴ字型掘り下げゲ
ート電極のＦＥＴが得られる。
剥離後、保護絶縁膜１９をエッチング除去し、基板１を
酸化してゲート酸化膜７を形成する。しかる後にポリシ
リコン層１４を厚く推積し、ゲート電極形成予定領域に
レジスト２１を被覆する。次に図１６に示すように、ド
ライエッチング技術を用いてポリシリコン層１４をエッ
チング除去しゲート電極１８を形成する。このときゲー
ト電極幅は位置合わせズレを見込んで溝６の幅より大き
くする必要がある。しかる後に、ゲート電極１８をマス
クとしてイオン注入を行い、ソース／ドレイン領域１１
を形成する。これによって、図１２のＴ字型掘り下げゲ
ート電極のＦＥＴが得られる。
【００１７】図１７は、完全埋め込み型ゲート構造ＦＥ
Ｔの断面図の一例である。図１７において、半導体基板
１に設けた凹型溝６の中にはゲート絶縁膜７を介してゲ
ート電極８が埋め込まれ、凹型溝６に隣接する基板内部
にはソース／ドレイン領域１１が形成されている。この
ＦＥＴは平坦性が非常に優れている。
Ｔの断面図の一例である。図１７において、半導体基板
１に設けた凹型溝６の中にはゲート絶縁膜７を介してゲ
ート電極８が埋め込まれ、凹型溝６に隣接する基板内部
にはソース／ドレイン領域１１が形成されている。この
ＦＥＴは平坦性が非常に優れている。
【００１８】図１８〜２０を用いて上記従来例の完全埋
め込み型ゲート構造ＦＥＴの製造方法を説明する。図１
８〜２０は完全埋め込み型ゲート構造ＦＥＴの製造方法
を工程順に示した断面図である。
め込み型ゲート構造ＦＥＴの製造方法を説明する。図１
８〜２０は完全埋め込み型ゲート構造ＦＥＴの製造方法
を工程順に示した断面図である。
【００１９】まず図１８に示すように、ゲート電極形成
予定領域を除いてレジスト２２を被覆する。
予定領域を除いてレジスト２２を被覆する。
【００２０】次に図１９に示すように、レジスト２２を
マスクとして半導体基板内部をドライエッチング技術を
用いて凹型にエッチング除去する。その後レジスト２２
を剥離し、基板１を酸化してゲート絶縁膜７を形成す
る。しかる後にゲート電極材料としてポリシリコン層１
４の厚い推積を行う。
マスクとして半導体基板内部をドライエッチング技術を
用いて凹型にエッチング除去する。その後レジスト２２
を剥離し、基板１を酸化してゲート絶縁膜７を形成す
る。しかる後にゲート電極材料としてポリシリコン層１
４の厚い推積を行う。
【００２１】次に図２０に示すように、化学的研磨技術
を用いてポリシリコン層１４を除去する。しかる後に基
板表面２の完全にイオン注入を行い、ソース／ドレイン
領域１１を形成する。これによって、図１７の完全埋め
込み型ゲート構造のＦＥＴが得られる。
を用いてポリシリコン層１４を除去する。しかる後に基
板表面２の完全にイオン注入を行い、ソース／ドレイン
領域１１を形成する。これによって、図１７の完全埋め
込み型ゲート構造のＦＥＴが得られる。
【００２２】
【発明が解決しようとする課題】しかしながら、これら
の従来例は、以下のような問題点を有する。
の従来例は、以下のような問題点を有する。
【００２３】Ｔ字型掘り下げゲート構造では、基板表面
上部に広げるゲート電極の位置合わせ余裕を取るため
に、ゲート長が最小設計寸法よりも大きくなる。また、
ゲート電極形成時の位置合わせズレによってソース側と
ドレイン側でＬＤＤ占有領域が異なり特性の非対称性が
生ずる。
上部に広げるゲート電極の位置合わせ余裕を取るため
に、ゲート長が最小設計寸法よりも大きくなる。また、
ゲート電極形成時の位置合わせズレによってソース側と
ドレイン側でＬＤＤ占有領域が異なり特性の非対称性が
生ずる。
【００２４】一方、完全埋め込み型ゲート構造では、ゲ
ート電極が基板表面上に突出しないため側面絶縁膜の形
成が不可能であり、ＬＤＤ領域の形成が困難である。
ート電極が基板表面上に突出しないため側面絶縁膜の形
成が不可能であり、ＬＤＤ領域の形成が困難である。
【００２５】本発明の目的は、このような従来の問題点
を同時に解決する埋め込みゲートを有するＦＥＴとその
製造方法を提供することにある。
を同時に解決する埋め込みゲートを有するＦＥＴとその
製造方法を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に本発明のＦＥＴにおいては、凹型溝を有する半導体基
板と、前記凹型溝の内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記溝を埋めるように形成された
ゲート電極とを備えるものであり、前記ゲート電極の高
さが基板表面より高く、かつ基板表面より高い部分の幅
が溝の幅と等しいかあるいは小さく、しかも基板表面よ
り高い部分のゲート電極の側面に絶縁膜が形成され、こ
の側壁絶縁膜の下の基板表面にＬＤＤ領域が形成されて
いることを特徴とする。
に本発明のＦＥＴにおいては、凹型溝を有する半導体基
板と、前記凹型溝の内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記溝を埋めるように形成された
ゲート電極とを備えるものであり、前記ゲート電極の高
さが基板表面より高く、かつ基板表面より高い部分の幅
が溝の幅と等しいかあるいは小さく、しかも基板表面よ
り高い部分のゲート電極の側面に絶縁膜が形成され、こ
の側壁絶縁膜の下の基板表面にＬＤＤ領域が形成されて
いることを特徴とする。
【００２７】本発明ＦＥＴは、半導体基板上に第一の膜
を推積する工程と、前記第一の膜を貫いて基板内部に達
する凹型溝を形成する工程と、前記凹型溝内の基板表面
上にゲート絶縁膜を形成する工程と、前記凹型溝が完全
に埋まるようにゲート電極材料を推積する工程と、この
ゲート電極材料をエッチバックして第一の膜上には残ら
ず基板表面より少し高くなるようにする工程と、第一の
膜を取り除く工程と、基板表面にＬＤＤ領域を形成する
工程と、絶縁膜を形成して異方性エッチングすることで
ゲート電極側壁に絶縁膜を残す工程とを含む製造方法に
よって得られる。ＬＤＤ領域は第一の膜を推積する前に
形成してもよい。
を推積する工程と、前記第一の膜を貫いて基板内部に達
する凹型溝を形成する工程と、前記凹型溝内の基板表面
上にゲート絶縁膜を形成する工程と、前記凹型溝が完全
に埋まるようにゲート電極材料を推積する工程と、この
ゲート電極材料をエッチバックして第一の膜上には残ら
ず基板表面より少し高くなるようにする工程と、第一の
膜を取り除く工程と、基板表面にＬＤＤ領域を形成する
工程と、絶縁膜を形成して異方性エッチングすることで
ゲート電極側壁に絶縁膜を残す工程とを含む製造方法に
よって得られる。ＬＤＤ領域は第一の膜を推積する前に
形成してもよい。
【００２８】
【作用】本発明によるＦＥＴは、前記ゲート電極構造を
有することによって、従来の溝型ＦＥＴと同様、基板深
さ方向にチャンネルをのばすことができると共に、ゲー
ト寸法が溝寸法と一致することから素子の占有面積が縮
小できる。更に、ゲート電極が基板表面上に突出するこ
とから、側壁絶縁膜が形成できＬＤＤ領域を制御性よく
形成することが可能となる。
有することによって、従来の溝型ＦＥＴと同様、基板深
さ方向にチャンネルをのばすことができると共に、ゲー
ト寸法が溝寸法と一致することから素子の占有面積が縮
小できる。更に、ゲート電極が基板表面上に突出するこ
とから、側壁絶縁膜が形成できＬＤＤ領域を制御性よく
形成することが可能となる。
【００２９】本発明によるＦＥＴの製造方法を用いれ
ば、前記本発明のＦＥＴを、そのゲート寸法が加工技術
によって許される最小線幅となるように形成することが
できる。
ば、前記本発明のＦＥＴを、そのゲート寸法が加工技術
によって許される最小線幅となるように形成することが
できる。
【００３０】
【実施例】以下本発明の実施例について図面を用いて説
明する。図１は本発明の一実施例である柱状型掘り下げ
ゲート構造ＦＥＴの断面図である。図１において、半導
体基板１に凹型溝６が設けられ、その内面をゲート絶縁
膜７が覆っている。ゲート電極８は溝内のゲート絶縁膜
７の内側を満たし、かつその上端は基板表面２より突出
し、その突出部の幅は埋設部での幅と等しい。ゲート突
出部を利用してＬＤＤ領域９が設けられている。
明する。図１は本発明の一実施例である柱状型掘り下げ
ゲート構造ＦＥＴの断面図である。図１において、半導
体基板１に凹型溝６が設けられ、その内面をゲート絶縁
膜７が覆っている。ゲート電極８は溝内のゲート絶縁膜
７の内側を満たし、かつその上端は基板表面２より突出
し、その突出部の幅は埋設部での幅と等しい。ゲート突
出部を利用してＬＤＤ領域９が設けられている。
【００３１】次に図２〜７を用いて本発明の製造方法の
一例を説明する。これは図１のＦＥＴの製造方法であ
る。図２〜７は本発明の一実施例の製造方法を工程順に
示した断面図である。
一例を説明する。これは図１のＦＥＴの製造方法であ
る。図２〜７は本発明の一実施例の製造方法を工程順に
示した断面図である。
【００３２】まず図２に示すように、半導体基板１の上
に熱酸化膜５と窒化シリコン１２の積層膜を形成する。
しかる後に、ゲート電極形成予定領域を除いてレジスト
１３を被覆する。ここで半導体基板１の内部に入り込ん
でいる厚い絶縁膜は素子分離領域４であり、この素子分
離領域４の下部にはチャンネル・ストッパ３が形成され
ている。
に熱酸化膜５と窒化シリコン１２の積層膜を形成する。
しかる後に、ゲート電極形成予定領域を除いてレジスト
１３を被覆する。ここで半導体基板１の内部に入り込ん
でいる厚い絶縁膜は素子分離領域４であり、この素子分
離領域４の下部にはチャンネル・ストッパ３が形成され
ている。
【００３３】次に図３に示すように、レジスト１３をマ
スクとして、窒化シリコン層１２、熱酸化膜５、半導体
基板１を順次ドライエッチング技術を用いてエッチング
して凹型溝を形成する。
スクとして、窒化シリコン層１２、熱酸化膜５、半導体
基板１を順次ドライエッチング技術を用いてエッチング
して凹型溝を形成する。
【００３４】次に図４に示すように、レジスト１３の剥
離後、熱酸化によりゲート絶縁膜７を形成し、更にゲー
ト電極となるポリシリコン層１４を厚く推積して凹型溝
を埋める。
離後、熱酸化によりゲート絶縁膜７を形成し、更にゲー
ト電極となるポリシリコン層１４を厚く推積して凹型溝
を埋める。
【００３５】次に図５に示すように、エッチングまたは
研磨技術を用いてポリシリコン層１４を除去していき基
板表面２より少し高いところで止めゲート電極８とす
る。
研磨技術を用いてポリシリコン層１４を除去していき基
板表面２より少し高いところで止めゲート電極８とす
る。
【００３６】次に図６に示すように、ウェットエッチン
グ技術を用いて選択的に窒化シリコン層１２を除去す
る。
グ技術を用いて選択的に窒化シリコン層１２を除去す
る。
【００３７】しかる後に、ゲート電極８をマスクとして
イオン注入を行い、ＬＤＤ領域９を形成する。その後、
酸化膜１５を水平面と側面をほぼ同じ厚さで覆うように
推積する。なお、ＬＤＤ領域９は従来例のように初めに
注入してもよい。
イオン注入を行い、ＬＤＤ領域９を形成する。その後、
酸化膜１５を水平面と側面をほぼ同じ厚さで覆うように
推積する。なお、ＬＤＤ領域９は従来例のように初めに
注入してもよい。
【００３８】次に図７に示すように、異方性ドライエッ
チング技術を用いて酸化膜１５を除去し、ゲート電極８
の突出部側面に側壁絶縁膜１０を形成する。その後、ゲ
ート電極８及び側壁絶縁膜１０をマスクとしてイオン注
入を行い、ソース／ドレイン領域１１を形成する。これ
によって、図１のＬＤＤ構造を有する柱状型掘り下げゲ
ート構造ＦＥＴが得られる。尚、製造プロセス等の事情
でゲート電極８の突出部の幅が溝の中に埋め込まれた部
分より狭くなってもよい。
チング技術を用いて酸化膜１５を除去し、ゲート電極８
の突出部側面に側壁絶縁膜１０を形成する。その後、ゲ
ート電極８及び側壁絶縁膜１０をマスクとしてイオン注
入を行い、ソース／ドレイン領域１１を形成する。これ
によって、図１のＬＤＤ構造を有する柱状型掘り下げゲ
ート構造ＦＥＴが得られる。尚、製造プロセス等の事情
でゲート電極８の突出部の幅が溝の中に埋め込まれた部
分より狭くなってもよい。
【００３９】本発明のＦＥＴは、側壁絶縁膜の厚さを選
択することにより、ＬＤＤ領域９の長さを制御性良く、
自由に設定することができる。
択することにより、ＬＤＤ領域９の長さを制御性良く、
自由に設定することができる。
【００４０】基板内部の半導体領域は高濃度のソース／
ドレインのみでもよい。凹型溝６により実効的なゲート
長が延びＦＥＴのオン・オフは確保される。また、凹型
溝下部にチャンネル領域を設けて閾値電圧の安定を図る
ことも可能である。この時、チャンネル領域と半導体領
域とが接しないようにすることにより、電界緩和が図ら
れる。
ドレインのみでもよい。凹型溝６により実効的なゲート
長が延びＦＥＴのオン・オフは確保される。また、凹型
溝下部にチャンネル領域を設けて閾値電圧の安定を図る
ことも可能である。この時、チャンネル領域と半導体領
域とが接しないようにすることにより、電界緩和が図ら
れる。
【００４１】
【発明の効果】以上説明したように、本発明を用いるこ
とによりＦＥＴの短チャンネル効果を制御すると共に、
そのゲート長を設計最小寸法まで縮小することができ、
かつ、ＬＤＤ構造を制御性良く形成することができる。
とによりＦＥＴの短チャンネル効果を制御すると共に、
そのゲート長を設計最小寸法まで縮小することができ、
かつ、ＬＤＤ構造を制御性良く形成することができる。
【図１】本発明のＦＥＴ構造の一実施例を説明するため
の断面図である。
の断面図である。
【図２】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図３】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図４】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図５】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図６】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図７】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【図８】ＬＤＤ領域を有する従来のＦＥＴの断面図であ
る。
る。
【図９】ＬＤＤ領域を有する従来のＦＥＴの製造方法を
説明するための断面図である。
説明するための断面図である。
【図１０】ＬＤＤ領域を有する従来のＦＥＴの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１１】ＬＤＤ領域を有する従来のＦＥＴの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１２】ＬＤＤ領域を有する従来のＴ字型掘り下げゲ
ート構造ＦＥＴの断面図である。
ート構造ＦＥＴの断面図である。
【図１３】ＬＤＤ領域を有する従来のＴ字型掘り下げゲ
ート構造ＦＥＴの製造方法を説明する断面図である。
ート構造ＦＥＴの製造方法を説明する断面図である。
【図１４】ＬＤＤ領域を有する従来のＴ字型掘り下げゲ
ート構造ＦＥＴの製造方法を説明する断面図である。
ート構造ＦＥＴの製造方法を説明する断面図である。
【図１５】ＬＤＤ領域を有する従来のＴ字型掘り下げゲ
ート構造ＦＥＴの製造方法を説明する断面図である。
ート構造ＦＥＴの製造方法を説明する断面図である。
【図１６】ＬＤＤ領域を有する従来のＴ字型掘り下げゲ
ート構造ＦＥＴの製造方法を説明する断面図である。
ート構造ＦＥＴの製造方法を説明する断面図である。
【図１７】従来の完全埋め込み型ゲート構造ＦＥＴの断
面図である。
面図である。
【図１８】従来の完全埋め込み型ゲート構造ＦＥＴの製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図１９】従来の完全埋め込み型ゲート構造ＦＥＴの製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図２０】従来の完全埋め込み型ゲート構造ＦＥＴの製
造方法を説明する断面図である。
造方法を説明する断面図である。
１ 半導体基板 ２ 半導体基板表面 ３ チャンネル・ストッパ ４ 素子分離領域 ５ 被覆絶縁膜 ６ 凹型溝 ７ ゲート絶縁膜 ８、１８ ゲート電極 ９ ＬＤＤ領域 １０ ゲート側面絶縁膜 １１ 高濃度ソース・ドレイン領域 １２ 保護絶縁膜 １３、１６、２０、２１、２２ レジスト １４ ポリシリコン層 １５ 酸化膜 １７ チャネル領域 １９ 保護酸化膜
Claims (3)
- 【請求項１】 凹型溝を有する半導体基板と、前記凹型
溝の内面に形成されたゲート絶縁膜と、前記ゲート絶縁
膜上に前記溝を埋めるように形成されたゲート電極を有
する電界効果トランジスタにおいて、前記ゲート電極の
高さが基板表面より高く、かつ基板表面より高い部分の
幅が溝の幅と等しいかあるいは小さく、しかも基板表面
より高い部分のゲート電極の側壁に絶縁膜が形成され、
この側壁絶縁膜の下の基板表面にＬＤＤ領域が形成され
ていることを特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上に第一の膜を推積する工程
と、前記第一の膜を貫いて基板内部に達する凹型溝を形
成する工程と、前記凹型溝内の基板表面上にゲート絶縁
膜を形成する工程と、前記凹型溝が完全に埋まるように
ゲート電極材料を推積する工程と、このゲート電極材料
をエッチバックして第一の膜上には残らず基板表面より
少し高くなるようにする工程と、第一の膜を取り除く工
程と、基板表面にＬＤＤ領域を形成する工程と、絶縁膜
を形成して異方性エッチングすることでゲート電極側壁
に絶縁膜を残す工程とを有することを特徴とする電界効
果トランジスタの製造方法。 - 【請求項３】 ＬＤＤ領域を形成する工程を、第一の膜
を除去する後でなく第一の膜を推積する前に行う請求項
２に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14517592A JPH05343676A (ja) | 1992-06-05 | 1992-06-05 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14517592A JPH05343676A (ja) | 1992-06-05 | 1992-06-05 | 電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343676A true JPH05343676A (ja) | 1993-12-24 |
Family
ID=15379173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14517592A Withdrawn JPH05343676A (ja) | 1992-06-05 | 1992-06-05 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343676A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100362191B1 (ko) * | 1995-12-07 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의박막트랜지스터및그제조방법 |
| KR20030044339A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| US6835615B2 (en) | 2002-03-15 | 2004-12-28 | Oki Electric Industry Co., Ltd. | Method of manufacturing buried gate MOS semiconductor device having PIP capacitor |
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
| JP2007019513A (ja) * | 2005-07-06 | 2007-01-25 | Infineon Technologies Ag | 埋め込みゲートを有する半導体装置及びその製造方法 |
| KR100762870B1 (ko) * | 2001-12-13 | 2007-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2007299843A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-05 JP JP14517592A patent/JPH05343676A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362191B1 (ko) * | 1995-12-07 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의박막트랜지스터및그제조방법 |
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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| US8796762B2 (en) | 2005-07-06 | 2014-08-05 | Infineon Technologies Ag | Buried gate transistor |
| US9059141B2 (en) | 2005-07-06 | 2015-06-16 | Infineon Technologies Ag | Buried gate transistor |
| JP2007299843A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |