JP2005136366A - 半導体素子のトランジスタ製造方法 - Google Patents
半導体素子のトランジスタ製造方法 Download PDFInfo
- Publication number
- JP2005136366A JP2005136366A JP2003435782A JP2003435782A JP2005136366A JP 2005136366 A JP2005136366 A JP 2005136366A JP 2003435782 A JP2003435782 A JP 2003435782A JP 2003435782 A JP2003435782 A JP 2003435782A JP 2005136366 A JP2005136366 A JP 2005136366A
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- transistor
- insulating film
- semiconductor device
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 78
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000005468 ion implantation Methods 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 52
- 239000004020 conductor Substances 0.000 claims abstract description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 35
- 230000008569 process Effects 0.000 claims abstract description 29
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical class [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 150000002736 metal compounds Chemical class 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- -1 tungsten metal compound Chemical class 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 7
- 210000000746 body region Anatomy 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
【課題】 トレンチ型ゲートを形成し、追加的な工程無くソース/ドレイン抵抗及びゲート抵抗を低くすることができ、短チャンネル効果の効率的な調節が可能な半導体素子のトランジスタ製造方法を提供する。
【解決手段】 半導体素子のトランジスタ製造方法において、半導体基板の上部に第１絶縁膜を蒸着した後にイオン注入でLDDイオン注入領域を形成する段階と、前記第１絶縁膜をパターニングした後、前記基板を蝕刻してトレンチを形成する段階と、前記トレンチが形成された基板に第２絶縁膜と導電体とを蒸着した後に平坦化してトレンチゲートを形成する段階と、前記トレンチゲートが形成された基板にフォトレジストを蒸着し、パターニングした後、前記フォトレジストをマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階と、前記フォトレジストを除去し、第１絶縁膜を除去する段階とを含む。
【選択図】 図２ｇ
【解決手段】 半導体素子のトランジスタ製造方法において、半導体基板の上部に第１絶縁膜を蒸着した後にイオン注入でLDDイオン注入領域を形成する段階と、前記第１絶縁膜をパターニングした後、前記基板を蝕刻してトレンチを形成する段階と、前記トレンチが形成された基板に第２絶縁膜と導電体とを蒸着した後に平坦化してトレンチゲートを形成する段階と、前記トレンチゲートが形成された基板にフォトレジストを蒸着し、パターニングした後、前記フォトレジストをマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階と、前記フォトレジストを除去し、第１絶縁膜を除去する段階とを含む。
【選択図】 図２ｇ
Description
本発明は半導体素子のトランジスタ製造方法に係り、より詳細にはトレンチ型ゲートを形成し、追加的な工程なくソース/ドレイン抵抗及びゲート抵抗を低くすることができ、単チャンネル効果の効率的な調節が可能な半導体素子のトランジスタ製造方法に関する。
半導体素子の高集積化にともなう微細化技術の発展により、現在、トランジスタの線間幅は年々微細化されている。これにより、トランジスタ内にホットキャリア(Hot Carrier)現象が発生するようになる。この現象は、外部印可電圧に比べチャンネルの長さが短い場合、水平電界がドレイン領域側に大きく集中し、ドレイン領域の電気的特性を劣化させ、この時発生した各正孔が基板の方向に抜け出すようになる現象である。電子はゲート酸化膜の下の方やスペーサ下部にトラップされ、しきい電圧に影響を及ぼすようになる。
すなわち、このようなホットキャリア現象は、素子の微細化によってチャンネル領域は短くなるが、供給電源電圧には変更がなく一定で、半導体基板のチャンネルに高電界が印可される場合に多く発生する。特に、ソース領域とドレイン領域との間にあるキャリアの移動通路であるチャンネルの長さが短いほどより顕著に発生する。
このようなホットキャリア効果を克服するために、大部分のトランジスタの製造工程はLDD(Lightly Doped Drain)構造を採用している。これはゲート電極を間に置き、基板内にあるソース/ドレイン領域のイオン注入濃度がゲート電極エッジ付近では低濃度であり、中心部分では高濃度であるような二層構造の接合(Graded Junction)を形成することにより、電界の急激な変化を少なくするためである。
このようなホットキャリア効果を克服するために、大部分のトランジスタの製造工程はLDD(Lightly Doped Drain)構造を採用している。これはゲート電極を間に置き、基板内にあるソース/ドレイン領域のイオン注入濃度がゲート電極エッジ付近では低濃度であり、中心部分では高濃度であるような二層構造の接合(Graded Junction)を形成することにより、電界の急激な変化を少なくするためである。
しかし、半導体素子の高集積化の進展により、継続的にチャンネルの長さが短くなるため、上述したLDD構造のトランジスタもやはり短チャンネル(short channel)現象が発生するようになる。すると、LDD領域のドーパントがチャンネルに広がり、チャンネルエッジでドレイン間に高電界が印可され、ホット-キャリア現象を発生してトランジスタの性能を劣化させる。
また、トランジスタ動作時、ソースとドレインの不純物が側面に広がり、パンチスル(punch-through)効果を誘発しやすく、これを防止するためのイオン注入工程が多くなることには煩わしさがある。また、チャンネルの長さ及びその濃度調節が正確でない場合、しきい電圧を調節するには困難な問題点がある。
また、トランジスタ動作時、ソースとドレインの不純物が側面に広がり、パンチスル(punch-through)効果を誘発しやすく、これを防止するためのイオン注入工程が多くなることには煩わしさがある。また、チャンネルの長さ及びその濃度調節が正確でない場合、しきい電圧を調節するには困難な問題点がある。
このような問題点を解決するために、基板上部のスペーサ間にトランジスタゲート電極下部面が基板内部に埋められ、そのゲート電極の側面と下部面に凹ホーム形態にされたゲート酸化膜を持つトランジスタ構造により、有効チャンネルの長さを増加させ、高集積半導体素子の電気的特性を向上させることができるトレンチ型ゲート電極構造のトランジスタが特許文献に記載されている。しかし、このような技術もゲートが部分的に埋められ、ゲートがシリコン基板に比べて高く付き刺さっている形態の構造を持っているため、素子の微細化時に問題がある。
特許文献２と特許文献３にはトレンチゲートを形成するために、トレンチ形成時、トレンチコーナ部分をラウンドし、トレンチ表面に均一の酸化膜を形成する技術が記載されている。しかし、この技術はソース/ドレイン形成時、別途のマスク工程を必要とし、製造工程が複雑になるという問題点がある。
トレンチゲートを使用する金属酸化膜半導体電界効果トランジスタ(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)は、低いターン-オン(turn-on)抵抗を有している。そのようなトレンチMOSFET素子において、チャンネルは大部分の平面構成と同じ水平方式ではなく、垂直方式で配列される。図１は従来のトレンチゲートMOSFET素子(2)の部分断面図を示す。MOSFET素子は、絶縁物質(10)でできた薄い層により、シリコン領域(8)から分離された伝導性物質(6)で満たされているトレンチ(4)を含む。ボディー領域(body region)(12)はエピタキシャル層(18)から広がり、ソース領域(14)はボディー領域(12)から順に広がる。トレンチ(4)内の伝導性物質(6)及び絶縁物質(10)は、各々トレンチDMOSのゲート及びゲート酸化物層を形成する。さらに、ソース(14)からエピタキシャル層(18)まで測定された深さ(L)は、トレンチDMOSディバイスのチャンネルの長さ(L)を構成する。エピタキシャル層(18)はトレンチDMOSディバイスのドレイン(20)の一部分である。電位差がボディー(12)及びゲート両端間に印可されると、ゲート酸化物層(10)に隣接したボディー領域(12)内から容量のほうへ誘導され、これによってトレンチDMOSディバイスのチャンネル(21)を形成するようになる。
前記構造のトランジスタは、ボディー領域とエピタキシャル層に広がる２つの拡散段階によって、二重拡散金属酸化膜半導体電界効果トランジスタ、すなわち「トレンチDMOS」と呼ばれる。このようなトレンチDMOSトランジスタは、特許文献４〜７に記載されている。しかし、これらの技術はソース及びドレイン領域が分離されていて、素子の微細化に限界があり、製造工程が複雑であるという問題点がある。
大韓民国公開特許第２００１−６４４３４号公報
米国特許第６，５１１，８８６号公報
大韓民国公開特許第１０−０２１８２６０号公報
米国特許第５，９０７，７７６号公報
米国特許第５，０７２，２６６号公報
米国特許第５，５４１，４２５号公報
米国特許第５，８６６，９３１号公報
本発明は上述した従来技術の問題点を解決するためになされたものであり、トレンチ型ゲートを形成して追加的な工程無く、ソース/ドレイン抵抗及びゲート抵抗を低くすることができ、短チャンネル効果の効率的な調節が可能な半導体素子のトランジスタの製造方法を提供することを目的とする。
前記の目的を達成するための、本発明に係る半導体素子のトランジスタ製造方法は、半導体基板の上部に第１絶縁膜を蒸着した後に、イオン注入でLDDイオン注入領域を形成する段階と、前記第１絶縁膜をパターニングした後、前記の基板を蝕刻し、トレンチを形成する段階と、前記トレンチが形成された前記基板に第２絶縁膜と導電体とを蒸着した後に平坦化し、トレンチゲートを形成する段階と、前記トレンチゲートが形成された前記基板にフォトレジストを蒸着し、パターンニングした後、前記フォトレジストをマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階と、前記フォトレジストを除去し、第１絶縁膜を除去する段階とを含むことを特徴とする。
本発明の前記目的は、基板にイオン注入し、LDD領域を形成する段階と、前記基板に第1絶縁膜を形成する段階と、前記第１絶縁膜をパターニングした後、前記基板を蝕刻し、トレンチを形成する段階、前記トレンチが形成された前記基板に第２絶縁膜と導電体とを全面蒸着した後、平坦化してトレンチゲートを形成する段階と、前記第１絶縁膜を蝕刻し、スペーサを形成する段階と、前記スペーサ及び前記ゲートをイオン注入マスクとし、前記基板にイオン注入してソース/ドレイン領域を形成する段階とを含む半導体素子のトランジスタ製造方法によっても達成される。
本発明の前記目的は、シリコン基板の上部に第１絶縁膜を蒸着した後にイオン注入工程によりLDD領域を形成する段階と、前記第１絶縁膜をパターニングした後、前記基板を蝕刻してトレンチを形成する段階と、前記トレンチが形成された前記基板に第２絶縁膜と第１導電体とを蒸着した後に平坦化して、トレンチゲートを形成する段階と、前記トレンチゲートが形成された基板上に第２導電体を蒸着し、前記第２導電体及び前記第１絶縁膜をパターンニングする段階と、前記第２導電体をマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階とを含むことを特徴とする半導体素子のトランジスタ製造方法によっても達成される。
本発明の半導体素子のトランジスタ製造方法は、トレンチ型ゲートを形成して追加的な工程無くソース/ドレイン抵抗及びゲート抵抗を低くすることができ、短チャンネル効果の効率的な調節が可能となる。
［実施例１］
まず、本発明の一実施例を図２ａ乃至図２ｇに示されたトランジスタの製造方法を通して説明する。
まず、図２ａはシリコン基板(101)の上部に第１絶縁膜(102)を蒸着した後に、イオン注入(103)でLDDイオン注入領域(111)を形成した図面である。
第１絶縁膜(102)はイオン注入時、緩衝膜として作用し、窒化物、タンタリウム系酸化物、チタニウム系酸化物、またはハフニウム系酸化物を利用して形成することが望ましい。LDDイオン注入領域(111)を形成するためのイオン注入エネルギは30乃至80keVが望ましい。第１絶縁膜(102)は500乃至1500Åの厚さで形成することが望ましい。
まず、本発明の一実施例を図２ａ乃至図２ｇに示されたトランジスタの製造方法を通して説明する。
まず、図２ａはシリコン基板(101)の上部に第１絶縁膜(102)を蒸着した後に、イオン注入(103)でLDDイオン注入領域(111)を形成した図面である。
第１絶縁膜(102)はイオン注入時、緩衝膜として作用し、窒化物、タンタリウム系酸化物、チタニウム系酸化物、またはハフニウム系酸化物を利用して形成することが望ましい。LDDイオン注入領域(111)を形成するためのイオン注入エネルギは30乃至80keVが望ましい。第１絶縁膜(102)は500乃至1500Åの厚さで形成することが望ましい。
次に、図２ｂに示すように、第１絶縁膜(102)の上部に第１フォトレジスト(104)を蒸着し、パターンニングする。第１絶縁膜(102)の上部に第１フォトレジスト(104)を形成し、現象及び露光工程でゲートが形成される領域をパターンニングする。
次に、図２ｃに示すように、基板を蝕刻し、トレンチ(105)を形成する。パターンが形成された第１フォトレジスト(104)をマスクとして第１絶縁膜(102)とシリコン基板とを蝕刻し、ゲートが形成されるトレンチ(105)を形成した後、第１フォトレジスト(104)を除去する。蝕刻は乾燥式蝕刻を利用し、乾燥式蝕刻は5乃至30゜の角度を持つ傾斜蝕刻を利用する。また、図２ｄに示すように、蝕刻として全面蝕刻方法で化学乾燥式蝕刻(Chemical Dry Etch ; CDE)を利用し、トレンチの下部コーナをラウンドになるように形成(205)し、今後蒸着する層の均一性を増加させることができる。トレンチは(105, 205)は100乃至1000Åの深さで蝕刻することが望ましい。
次に、図２ｃに示すように、基板を蝕刻し、トレンチ(105)を形成する。パターンが形成された第１フォトレジスト(104)をマスクとして第１絶縁膜(102)とシリコン基板とを蝕刻し、ゲートが形成されるトレンチ(105)を形成した後、第１フォトレジスト(104)を除去する。蝕刻は乾燥式蝕刻を利用し、乾燥式蝕刻は5乃至30゜の角度を持つ傾斜蝕刻を利用する。また、図２ｄに示すように、蝕刻として全面蝕刻方法で化学乾燥式蝕刻(Chemical Dry Etch ; CDE)を利用し、トレンチの下部コーナをラウンドになるように形成(205)し、今後蒸着する層の均一性を増加させることができる。トレンチは(105, 205)は100乃至1000Åの深さで蝕刻することが望ましい。
次に、図２ｅに示すように、第２絶縁膜(106)と導電体(107)とを蒸着した後に平坦化し、トレンチゲートを形成する。トレンチが形成された基板に第２絶縁膜として酸化物膜を形成し、ついでゲート用導電体を形成する。次に、導電体及び第２絶縁膜をCMP(Chemical Mechanical Polishing)を利用して平坦化し、トレンチゲートを形成する。CMP工程時、第１絶縁膜を蝕刻整地層として利用して第１絶縁膜が表われればCMP工程を中止する。導電体はタングステン系、チタニウム系、またはタンタリウム系金属化合物を利用することが望ましい。第２絶縁膜は、従来の熱酸化法、または従来の化学的気相蒸着法を利用してシリコン離散貨物層を形成でき、多層酸化物材料も使うことができる。また、シリコン窒化物と同じゲート絶縁膜も使うことができる。第２絶縁膜は15乃至80Åの厚さで蒸着することが望ましい。
次に、図２ｆに示するように、第２フォトレジスト(108)を形成してパターニングした後に、第２フォトレジスト(108)をマスクとしてイオン注入(109)し、ソース/ドレイン領域(112)を形成する。トレンチゲートが形成された基板の上部に第２フォトレジストを蒸着し、パターニングする。続いてパターニングされた第２フォトレジストをマスクとしてイオン注入工程を進行し、ソース/ドレイン領域を形成する。ソース/ドレイン領域を形成するためのイオン注入のエネルギは5乃至60keVであり、イオン注入時に基板を保護するために第1絶縁膜(102)を緩衝膜として利用する。
次に、図２ｇに示すように、第２フォトレジスト(108)を除去し、第１絶縁膜(102)を除去する。第２フォトレジストをマスクとしてソース/ドレイン領域を形成した後、第２フォトレジストを除去する。続いて第１絶縁膜を湿式蝕刻を利用して除去する。湿式蝕刻は燐酸溶液を利用して蝕刻することが望ましい。
LDD領域(111)及びソース/ドレイン領域(112)は、ゲートより上に形成されているが、後続の熱処理工程によってLDD領域(111)及びソース/ドレイン領域(112)を安定化させると同時に、LDD領域(111)及びソース/ドレイン領域(112)を拡散させてチャンネルの長さを調節できる。
LDD領域(111)及びソース/ドレイン領域(112)は、ゲートより上に形成されているが、後続の熱処理工程によってLDD領域(111)及びソース/ドレイン領域(112)を安定化させると同時に、LDD領域(111)及びソース/ドレイン領域(112)を拡散させてチャンネルの長さを調節できる。
［実施例２]
本発明の他の実施例を図３ａ乃至図３ｇに示すトランジスタの製造方法を通して説明する。
まず、図３ａは、シリコン基板(301)にイオン注入(302)でLDDイオン注入領域(311)を形成した図である。ゲートがシリコン基板の上部に形成された既存のトランジスタは、ゲートを形成した後にこのゲートをマスクとして低濃度不純物イオン注入工程を進行し、LDDイオン注入領域を形成したが、本発明ではゲートが形成される前に低濃度不純物イオン注入工程を進行し、LDDイオン注入領域を形成する。LDDイオン注入領域を形成するためのイオン注入エネルギは10乃至80keVが望ましい。
本発明の他の実施例を図３ａ乃至図３ｇに示すトランジスタの製造方法を通して説明する。
まず、図３ａは、シリコン基板(301)にイオン注入(302)でLDDイオン注入領域(311)を形成した図である。ゲートがシリコン基板の上部に形成された既存のトランジスタは、ゲートを形成した後にこのゲートをマスクとして低濃度不純物イオン注入工程を進行し、LDDイオン注入領域を形成したが、本発明ではゲートが形成される前に低濃度不純物イオン注入工程を進行し、LDDイオン注入領域を形成する。LDDイオン注入領域を形成するためのイオン注入エネルギは10乃至80keVが望ましい。
次に、図３ｂに示すように、シリコン基板の上部に第１絶縁膜(303)を形成し、この第１絶縁膜(303)の上部にフォトレジスト(304)を蒸着しパターニングする。LDDイオン注入領域が形成された基板の上部に第１絶縁膜を蒸着し、この第1絶縁膜の上部にフォトレジストを形成して現像及び露光工程により、ゲートが形成される領域をパターニングする。第1絶縁膜(303)は窒化膜、または酸化膜が望ましい。
次に、図３ｃに示すように、第１絶縁膜と基板を蝕刻してトレンチ(305)を形成する。パターニングが形成されたフォトレジストをマスクとして第1絶縁膜とシリコン基板とを蝕刻し、ゲートが形成されるトレンチを形成した後、フォトレジストを除去する。この蝕刻は乾燥式蝕刻を利用してトレンチを形成し、また図３ｄに示すように、傾斜蝕刻を利用した乾燥式蝕刻を進行した後でフォトレジストパターンを除去し、CF4/02、またはCHF3/02を利用した化学乾燥式蝕刻(Chemical Dry Etch ; CDE)を利用してトレンチの下部コーナをラウンドになるように形成(405)し、今後蒸着する層の均一性を向上させることができる。
次に、図３ｅに示すように、第２絶縁膜(306)と導電体(307)とを蒸着した後に平坦化し、トレンチゲートを形成する。トレンチが形成された基板にゲート絶縁膜で第２絶縁膜を形成し、第2絶縁膜の上部にゲート用導電体を形成する。続いて導電体及び第２絶縁膜をCMP(Chemical Mechanical Polishing)を利用して平坦化する。このCMP工程時、第１絶縁膜を蝕刻整地層として利用して第1絶縁膜が表われれば、CMP工程を中止する。導電体(307)はポリシリコンを利用したり、タングステン系、チタニウム系、またはタンタリウム系金属化合物を利用することが望ましい。第２絶縁膜(306)はタンタリウム系酸化物、チタニウム系酸化物、またはハフニウム系酸化物が望ましい。
次に、図３ｆに示すように、第１絶縁膜を蝕刻してスペーサ(308)を形成し、ゲートとスペーサ(308)をマスクとしてイオン注入(309)し、ソース/ドレイン領域(312)を形成する。ゲート形成後、ゲート絶縁膜、すなわち第２絶縁膜の両側に存在する第１絶縁膜を異方性蝕刻で蝕刻し、前記第２絶縁膜の側壁にだけ存在するように残し、残りは除去してスペーサを形成する。
続いてゲートとスペーサとをマスクとして高農濃度不純物イオン注入工程を進行し、ソース/ドレイン領域(312)を形成する。このソース/ドレイン領域を形成するためのイオン注入のエネルギは10乃至100keVが望ましい。
スペーサ形成時、蝕刻にともなうゲートの損傷が激しい場合、第１絶縁膜をすべて蝕刻して除去し、スペーサ形成絶縁膜を形成して蝕刻し、スペーサを形成することができる。スペーサ形成絶縁膜は酸化膜、または窒化膜が望ましい。
スペーサ形成時、蝕刻にともなうゲートの損傷が激しい場合、第１絶縁膜をすべて蝕刻して除去し、スペーサ形成絶縁膜を形成して蝕刻し、スペーサを形成することができる。スペーサ形成絶縁膜は酸化膜、または窒化膜が望ましい。
次に、図３ｇに示すように、熱処理工程を進行してLDD領域(311)とソース/ドレイン領域(312)とを安定化させる。LDD領域(311)はゲートより上に形成されているが、後続の熱処理工程によってLDD領域(311)及びソース/ドレイン領域(312)を安定化させると同時に、LDD領域(311)及びソース/ドレイン領域(312)を拡散させてチャンネルの長さを調節することができる。
［実施例３]
本発明のさらに他の実施例を図４ａ乃至図４ｇに示すトランジスタの製造方法を通して説明する。
まず、図４ａはシリコン基板(501)の上部に第１絶縁膜(502)を蒸着した後に、イオン注入(503)でLDD領域(511)を形成した図である。第１絶縁膜(502)はイオン注入時、緩衝膜として作用し、窒化膜で500乃至1500Åの厚さで蒸着することが望ましい。前記LDD領域を形成するためのイオン注入エネルギは5乃至60keVが望ましい。
本発明のさらに他の実施例を図４ａ乃至図４ｇに示すトランジスタの製造方法を通して説明する。
まず、図４ａはシリコン基板(501)の上部に第１絶縁膜(502)を蒸着した後に、イオン注入(503)でLDD領域(511)を形成した図である。第１絶縁膜(502)はイオン注入時、緩衝膜として作用し、窒化膜で500乃至1500Åの厚さで蒸着することが望ましい。前記LDD領域を形成するためのイオン注入エネルギは5乃至60keVが望ましい。
次に、図４ｂに示すように、第１絶縁膜の上部に第1フォトレジスト(504)を蒸着し、パターニングする。第１絶縁膜の上部に第1フォトレジストを形成して現像及び露光工程によりゲートが形成される領域をパターニングする。
次に、図４ｃに示すように、基板を蝕刻してトレンチ(505)を形成する。パターンが形成された第１フォトレジストをマスクとして第1絶縁膜とシリコン基板とを蝕刻してゲートが形成されるトレンチを形成した後、第1フォトレジストを除去する。トレンチは100乃至1000Åの深さで形成することが望ましい。また、蝕刻は乾燥式蝕刻を利用し、図４ｄに示すように、5乃至30゜の角度を持つ傾斜蝕刻後、化学乾燥式蝕刻(Chemical Dry Etch ; CDE)を利用してトレンチの下部コーナをラウンドになるように形成(605)し、今後蒸着する層の均一性を向上させることができる。
次に、図４ｃに示すように、基板を蝕刻してトレンチ(505)を形成する。パターンが形成された第１フォトレジストをマスクとして第1絶縁膜とシリコン基板とを蝕刻してゲートが形成されるトレンチを形成した後、第1フォトレジストを除去する。トレンチは100乃至1000Åの深さで形成することが望ましい。また、蝕刻は乾燥式蝕刻を利用し、図４ｄに示すように、5乃至30゜の角度を持つ傾斜蝕刻後、化学乾燥式蝕刻(Chemical Dry Etch ; CDE)を利用してトレンチの下部コーナをラウンドになるように形成(605)し、今後蒸着する層の均一性を向上させることができる。
次に、図４ｅに示すように、第２絶縁膜(506)と第１導電体(507)とを蒸着した後に平坦化する。トレンチが形成された基板に第２絶縁膜で酸化物膜を形成し、ゲート用導電体を形成する。続いて第１導電体及び前記第２絶縁膜をCMP(Chemical Mechanical Polishing)を利用して平坦化する。このCMP工程時、第１絶縁膜を蝕刻整地層として利用し、第１絶縁膜が表われればCMP工程を中止する。第１導電体はポリシリコンを利用することが望ましい。第２絶縁膜は従来の熱酸化法、または従来の化学的気相蒸着法を利用してシリコン離散貨物層が形成でき、多層酸化物材料も使うことができる。第２絶縁膜は15乃至80Åの厚さで形成することが望ましい。
次に、図４ｆに示すように、第２導電体(508)及び第２フォトレジスト(509)を順次形成して第２フォトレジスト(509)をパターニングする。平坦化工程が終わった基板に第２導電体を蒸着し、この第２導電体の上部に第２フォトレジストを形成する。第２導電体はタングステン系、チタニウム系、またはタンタリウム系金属化合物が望ましい。続いて第２フォトレジストを写真蝕刻工程でパターニングする。
次に、図４ｇに示すように、パターニングされた第２フォトレジストをマスクとして第２導電体及び第１絶縁膜を蝕刻する。続いて第２フォトレジストを除去してイオン注入(510)し、ソース/ドレイン領域(512)を形成する。詳細に説明すれば、第２導電体の上部にパターニングされた第２フォトレジストを蝕刻マスクとして形成し、第２導電体及び第１絶縁膜を蝕刻して第２フォトレジストを除去する。続いてイオン注入工程を進行し、ソース/ドレイン領域を形成する。ソース/ドレイン領域を形成するためのイオン注入のエネルギは30乃至80keVが望ましい。またイオン注入時、基板を保護するために基板に酸化膜を形成してイオン注入時、緩衝膜として基板を保護した後、イオン注入工程後に前記酸化膜を除去することもできる。蝕刻された第１絶縁膜はスペーサと同じ役割をし、第１導電体であるポリシリコンの上部に第２導電体として金属物質を形成し、後の工程で形成するコンタクトとの抵抗を低下させることができる。
以後、熱処理工程を進行してLDD領域(511)とソース/ドレイン領域(512)を安定化させる。後続の熱処理工程によってLDD領域及びソース/ドレイン領域を安定化させると同時にLDD領域及びソース/ドレイン領域を拡散させ、チャンネルの長さを調節できる。
以上の通り、トレンチにより形成されたトランジスタ素子は、有効チャンネルの長さがゲートが基板上に形成されたトランジスタより長くなるので、短チャンネル効果を減少させることができる。
以上の通り、トレンチにより形成されたトランジスタ素子は、有効チャンネルの長さがゲートが基板上に形成されたトランジスタより長くなるので、短チャンネル効果を減少させることができる。
上記説明より、本発明の特徴部を含む変化及び変形が当技術分野で熟練した通常の人々に明確に容易となることが明らかである。本発明のそのような変形等の範囲は本発明の特徴部を含む当技術分野に熟練した通常の知識を持った者の範囲内にあり、そのような変形は本発明の請求の範囲内にあると見なされる。
１０１ シリコン基板
１０２ 第１絶縁膜
１０３ イオン注入
１０４ 第１フォトレジスト
１０５ トレンチ
１０６ 第２次絶縁膜
１０７ 伝導体
１０８ 第２フォトレジスト
１１１ LDD領域
１１２ ソース/ドレイン領域
１０２ 第１絶縁膜
１０３ イオン注入
１０４ 第１フォトレジスト
１０５ トレンチ
１０６ 第２次絶縁膜
１０７ 伝導体
１０８ 第２フォトレジスト
１１１ LDD領域
１１２ ソース/ドレイン領域
Claims (31)
- 半導体素子のトランジスタ製造方法において、
半導体基板の上部に第１絶縁膜を蒸着した後に、イオン注入でLDDイオン注入領域を形成する段階と；
前記第１絶縁膜をパターニングした後、前記基板を蝕刻し、トレンチを形成する段階と;
前記トレンチが形成された前記基板に第２絶縁膜と導電体とを蒸着した後に平坦化し、トレンチゲートを形成する段階と；
前記トレンチゲートが形成された前記基板にフォトレジストを蒸着し、パターニングした後、前記フォトレジストをマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階と；
前記フォトレジストを除去し、前記第１絶縁膜を除去する段階と；
を含むことを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記第１絶縁膜を除去する段階以後に熱処理段階をさらに含むことを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記第１絶縁膜は前記LDD及びソース/ドレイン領域を形成するためのイオン注入時、前記基板に対する緩衝膜であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記第１絶縁膜は窒化物、タンタリウム系酸化物、チタニウム系酸化物及びハフニウム系酸化物のうち、いずれか一つであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記導電体はタングステン系、チタニウム系及びタンタリウム系金属化合物のうち、いずれか一つであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記LDDイオン注入領域を形成するためのイオン注入エネルギは30乃至80keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記ソース/ドレイン領域を形成するためのイオン注入のエネルギは5乃至60keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記トレンチを形成するための蝕刻は乾燥式蝕刻で、5乃至30゜の角度を持つ傾斜蝕刻であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記トレンチを形成するための蝕刻は全面蝕刻方法で、化学乾燥式蝕刻を利用することを特徴とする半導体素子のトランジスタ製造方法。 - 請求項９に記載の製造方法において、
前記化学乾燥式蝕刻でトレンチの下部コーナをラウンドになるように形成することを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記平坦化は前記第１絶縁膜を蝕刻整地層として利用するCMP工程であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１に記載の製造方法において、
前記第１絶縁膜は燐酸溶液を利用した湿式蝕刻で除去することを特徴とする半導体素子のトランジスタ製造方法。 - 半導体素子のトランジスタ製造方法において、
基板にイオン注入し、LDD領域を形成する段階と；
前記基板に第１絶縁膜を形成する段階と；
前記第１絶縁膜をパターンニングした後、前記基板を蝕刻し、トレンチを形成する段階と；
前記トレンチが形成された前記基板に第２絶縁膜と導電体とを全面蒸着した後、平坦化してトレンチゲートを形成する段階と；
前記第１絶縁膜を蝕刻してスペーサを形成する段階と；
前記スペーサ及び前記ゲートをイオン注入マスクとして、前記基板にイオン注入してソース/ドレイン領域を形成する段階と；
を含むことを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記ソース/ドレイン領域を形成する段階以後に熱処理段階をさらに含むことを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記第１絶縁膜は酸化膜、または窒化膜であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記導電体はポリシリコン、タングステン系金属化合物、チタニウム系金属化合物及びタンタリウム系金属化合物のうち、いずれか一つであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記LDDイオン注入領域を形成するためのイオン注入エネルギは10乃至80keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記ソース/ドレイン領域を形成するためのイオン注入のエネルギは10乃至100keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記トレンチを形成するための蝕刻は乾燥式蝕刻であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記トレンチを形成するための蝕刻は傾斜蝕刻を利用した乾燥式蝕刻と化学乾燥式蝕刻とを利用することを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２０に記載の製造方法において、
前記化学乾燥式蝕刻はトレンチの下部コーナをラウンドになるように形成することを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２０に記載の製造方法において、
前記化学乾燥式蝕刻はCF4/02、またはCHF3/02を利用することを特徴とする半導体素子のトランジスタ製造方法。 - 請求項１３に記載の製造方法において、
前記平坦化は前記第１絶縁膜を蝕刻整地層として利用するCMP工程であることを特徴とする半導体素子のトランジスタ製造方法。 - 半導体素子のトランジスタ製造方法において、
シリコン基板の上部に第１絶縁膜を蒸着した後にイオン注入工程によりLDD領域を形成する段階と；
前記第１絶縁膜をパターンニングした後、前記基板を蝕刻してトレンチを形成する段階と；
前記トレンチが形成された前記基板に第２絶縁膜と第１導電体とを蒸着した後に平坦化してトレンチゲートを形成する段階と；
前記トレンチゲートが形成された基板上に第２導電体を蒸着し、前記第２導電体及び前記第１絶縁膜をパターンニングする段階と；
前記第２導電体をマスクとしてイオン注入し、ソース/ドレイン領域を形成する段階と；
を含むことを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記第１絶縁膜は前記LDD領域を形成するためのイオン注入時、前記基板に対する緩衝膜であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記第１絶縁膜は窒化膜であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記第１導電体はポリシリコンで、前記第２導電体はタングステン系、チタニウム系及びタンタリウム系金属化合物のうち、いずれか一つであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記LDD領域を形成するためのイオン注入エネルギは5乃至60keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記ソース/ドレイン領域を形成するためのイオン注入のエネルギは30乃至80keVであることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記平坦化工程はCMP工程であることを特徴とする半導体素子のトランジスタ製造方法。 - 請求項２４に記載の製造方法において、
前記CMP工程時、前記第１絶縁膜を蝕刻整地層として利用することを特徴とする半導体素子のトランジスタ製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0075440A KR100516231B1 (ko) | 2003-10-28 | 2003-10-28 | 반도체 소자의 트랜지스터 제조방법 |
| KR10-2003-0075431A KR100516230B1 (ko) | 2003-10-28 | 2003-10-28 | 반도체 소자의 트랜지스터 제조방법 |
| KR10-2003-0078770A KR100525299B1 (ko) | 2003-11-07 | 2003-11-07 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005136366A true JP2005136366A (ja) | 2005-05-26 |
| JP4567969B2 JP4567969B2 (ja) | 2010-10-27 |
Family
ID=34426715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003435782A Expired - Fee Related JP4567969B2 (ja) | 2003-10-28 | 2003-12-26 | 半導体素子のトランジスタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7238573B2 (ja) |
| EP (1) | EP1528599A3 (ja) |
| JP (1) | JP4567969B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091434A (ja) * | 2006-09-29 | 2008-04-17 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタ集積素子及び製造方法 |
| JP2009290221A (ja) * | 2007-02-06 | 2009-12-10 | Sony Corp | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
| US7977751B2 (en) | 2007-02-06 | 2011-07-12 | Sony Corporation | Insulated gate field effect transistor and a method of manufacturing the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7795094B2 (en) * | 2004-09-02 | 2010-09-14 | Micron Technology, Inc. | Recessed gate dielectric antifuse |
| KR100609524B1 (ko) * | 2005-03-23 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
| KR100663359B1 (ko) * | 2005-03-31 | 2007-01-02 | 삼성전자주식회사 | 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 |
| EP1742270A1 (en) | 2005-07-06 | 2007-01-10 | STMicroelectronics S.r.l. | MOS transistor having a trench-gate and method of manufacturing the same |
| US8338887B2 (en) * | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
| KR100818886B1 (ko) * | 2006-12-11 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 트랜치 ｍｏｓｆｅｔ 디바이스 제조 방법 |
| US7834395B2 (en) * | 2007-02-13 | 2010-11-16 | Qimonda Ag | 3-D channel field-effect transistor, memory cell and integrated circuit |
| KR100953336B1 (ko) * | 2007-12-24 | 2010-04-20 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
| CN102034708B (zh) * | 2009-09-27 | 2012-07-04 | 无锡华润上华半导体有限公司 | 沟槽型dmos晶体管的制作方法 |
| CN102005379B (zh) * | 2010-10-25 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 提高沟槽栅顶角栅氧可靠性的方法 |
| FR2995135B1 (fr) * | 2012-09-05 | 2015-12-04 | Commissariat Energie Atomique | Procede de realisation de transistors fet |
| CN103208426A (zh) * | 2013-03-22 | 2013-07-17 | 上海宏力半导体制造有限公司 | 沟槽型功率晶体管及其制作方法 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456279A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04306881A (ja) * | 1991-04-03 | 1992-10-29 | Nec Corp | 半導体装置およびその製造方法 |
| JPH05144839A (ja) * | 1991-11-20 | 1993-06-11 | Sharp Corp | 半導体装置の製造方法 |
| JPH05343676A (ja) * | 1992-06-05 | 1993-12-24 | Nec Corp | 電界効果トランジスタとその製造方法 |
| JPH06244415A (ja) * | 1993-02-17 | 1994-09-02 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06310718A (ja) * | 1993-03-10 | 1994-11-04 | Samsung Electron Co Ltd | Ｍｏｓｆｅｔ素子の製造方法 |
| US5763310A (en) * | 1996-10-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated circuit employing simultaneously formed isolation and transistor trenches |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5907776A (en) * | 1997-07-11 | 1999-05-25 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance |
| JPH11243195A (ja) * | 1997-12-26 | 1999-09-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5955759A (en) * | 1997-12-11 | 1999-09-21 | International Business Machines Corporation | Reduced parasitic resistance and capacitance field effect transistor |
| JPH11330457A (ja) * | 1998-05-08 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
| JP2000049335A (ja) * | 1998-07-27 | 2000-02-18 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| JP2000082813A (ja) * | 1998-06-25 | 2000-03-21 | Toshiba Corp | Ｍｉｓ型半導体装置およびその製造方法 |
| US6171916B1 (en) * | 1997-09-22 | 2001-01-09 | Nippon Steel Corporation | Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5198694A (en) * | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
| US5410170A (en) * | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
| KR970004484B1 (ko) * | 1993-12-16 | 1997-03-28 | 금성일렉트론 주식회사 | 반도체 소자의 ldd mosfet 제조방법 |
| JP3400846B2 (ja) * | 1994-01-20 | 2003-04-28 | 三菱電機株式会社 | トレンチ構造を有する半導体装置およびその製造方法 |
| US5429970A (en) * | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
| KR19980014820A (ko) * | 1996-08-16 | 1998-05-25 | 김광호 | 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법 |
| US6171959B1 (en) * | 1998-01-20 | 2001-01-09 | Motorola, Inc. | Method for making a semiconductor device |
| US5998288A (en) * | 1998-04-17 | 1999-12-07 | Advanced Micro Devices, Inc. | Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate |
| US6218221B1 (en) * | 1999-05-27 | 2001-04-17 | Chi Mei Optoelectronics Corp. | Thin film transistor with a multi-metal structure and a method of manufacturing the same |
| US6630712B2 (en) * | 1999-08-11 | 2003-10-07 | Advanced Micro Devices, Inc. | Transistor with dynamic source/drain extensions |
| US6235580B1 (en) * | 1999-12-20 | 2001-05-22 | Taiwan Semiconductor Manufacturing Company | Process for forming a crown shaped capacitor structure for a DRAM device |
| US6309933B1 (en) * | 2000-06-05 | 2001-10-30 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating T-shaped recessed polysilicon gate transistors |
| KR100372639B1 (ko) * | 2000-06-21 | 2003-02-17 | 주식회사 하이닉스반도체 | 모스팻 소자의 제조방법 |
| KR100385859B1 (ko) * | 2000-12-27 | 2003-06-02 | 한국전자통신연구원 | 트렌치 게이트 mosfet 전력소자 제조방법 |
| KR20030050995A (ko) * | 2001-12-20 | 2003-06-25 | 동부전자 주식회사 | 고집적 트랜지스터의 제조 방법 |
| US6753228B2 (en) * | 2002-10-15 | 2004-06-22 | Semiconductor Components Industries, L.L.C. | Method of forming a low resistance semiconductor device and structure therefor |
| KR100500443B1 (ko) * | 2002-12-13 | 2005-07-12 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
| KR100521381B1 (ko) * | 2003-06-25 | 2005-10-12 | 삼성전자주식회사 | 모오스 전계 효과 트랜지스터의 제조 방법 |
| KR102600000B1 (ko) | 2018-08-06 | 2023-11-08 | 삼성전자주식회사 | 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템 |
-
2003
- 2003-12-26 JP JP2003435782A patent/JP4567969B2/ja not_active Expired - Fee Related
- 2003-12-29 EP EP03029920A patent/EP1528599A3/en not_active Withdrawn
- 2003-12-31 US US10/748,241 patent/US7238573B2/en not_active Expired - Lifetime
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456279A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04306881A (ja) * | 1991-04-03 | 1992-10-29 | Nec Corp | 半導体装置およびその製造方法 |
| JPH05144839A (ja) * | 1991-11-20 | 1993-06-11 | Sharp Corp | 半導体装置の製造方法 |
| JPH05343676A (ja) * | 1992-06-05 | 1993-12-24 | Nec Corp | 電界効果トランジスタとその製造方法 |
| JPH06244415A (ja) * | 1993-02-17 | 1994-09-02 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06310718A (ja) * | 1993-03-10 | 1994-11-04 | Samsung Electron Co Ltd | Ｍｏｓｆｅｔ素子の製造方法 |
| US5763310A (en) * | 1996-10-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated circuit employing simultaneously formed isolation and transistor trenches |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5907776A (en) * | 1997-07-11 | 1999-05-25 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance |
| US6171916B1 (en) * | 1997-09-22 | 2001-01-09 | Nippon Steel Corporation | Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof |
| US5955759A (en) * | 1997-12-11 | 1999-09-21 | International Business Machines Corporation | Reduced parasitic resistance and capacitance field effect transistor |
| JPH11243195A (ja) * | 1997-12-26 | 1999-09-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11330457A (ja) * | 1998-05-08 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
| JP2000082813A (ja) * | 1998-06-25 | 2000-03-21 | Toshiba Corp | Ｍｉｓ型半導体装置およびその製造方法 |
| JP2000049335A (ja) * | 1998-07-27 | 2000-02-18 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091434A (ja) * | 2006-09-29 | 2008-04-17 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタ集積素子及び製造方法 |
| JP2009290221A (ja) * | 2007-02-06 | 2009-12-10 | Sony Corp | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
| US7977751B2 (en) | 2007-02-06 | 2011-07-12 | Sony Corporation | Insulated gate field effect transistor and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1528599A3 (en) | 2007-09-05 |
| JP4567969B2 (ja) | 2010-10-27 |
| EP1528599A2 (en) | 2005-05-04 |
| US20050090068A1 (en) | 2005-04-28 |
| US7238573B2 (en) | 2007-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9245975B2 (en) | Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length | |
| US7091092B2 (en) | Process flow for a performance enhanced MOSFET with self-aligned, recessed channel | |
| US9842903B2 (en) | Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same | |
| US7799641B2 (en) | Method for forming a semiconductor device having recess channel | |
| JP4567969B2 (ja) | 半導体素子のトランジスタ製造方法 | |
| JP3360064B2 (ja) | 半導体素子の製造方法 | |
| US7851855B2 (en) | Semiconductor device and a method for manufacturing the same | |
| JP4519442B2 (ja) | Ｍｏｓトランジスター及びその製造方法 | |
| KR20060093165A (ko) | 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법 | |
| US7575989B2 (en) | Method of manufacturing a transistor of a semiconductor device | |
| KR100934790B1 (ko) | 디모스 트랜지스터 및 그 제조방법 | |
| KR100282453B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100516231B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100343469B1 (ko) | 트랜지스터 제조방법 | |
| KR100516230B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101096211B1 (ko) | 반도체 소자의 형성 방법 | |
| CN111192919B (zh) | 晶体管、半导体器件及晶体管的形成方法 | |
| JP2006196736A (ja) | 半導体装置及びその製造方法 | |
| KR100525299B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20050086132A (ko) | 반도체 메모리에서의 리세스 트랜지스터 형성방법 | |
| KR100587379B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050047659A (ko) | 리세스 채널 모오스 트렌지스터의 제조 방법 | |
| KR100929629B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20090089215A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100720 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100806 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |