CN103208426A - 沟槽型功率晶体管及其制作方法 - Google Patents

Abstract

针对现有的制作工艺形成的沟槽型功率晶体管易出现漏电流过大问题，本发明人对其产生原因进行了分析，发现其中一个原因为：对功率晶体管沟槽外的多晶硅和栅极氧化层进行平坦化处理时，上述平坦化处理一般采用研磨法，例如化学机械研磨（CMP），对于栅极氧化层较薄的情况，上述研磨会由于终点难以检测，造成功率晶体管沟槽开口处的多晶硅及周围外延层出现过度研磨，从而造成功率晶体管的沟道过短，出现短沟道效应。针对上述问题，本发明提出一种新的沟槽型功率晶体管及其制作方法，其制作方法在外延层上至少形成研磨终止层，利用其对研磨过程进行终点检测，从而避免过度研磨问题，也避免了制作的功率晶体管的短沟道效应，减小了源-漏漏电流。

Description

沟槽型功率晶体管及其制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种沟槽型功率晶体管及其制作方法。

背景技术

随着半导体技术的不断发展，功率器件（Power Device）作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有的MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

在公开号CN 102244100A的中国专利公开文献中详细介绍了一种沟槽型功率晶体管及其制作方法。以下结合图1至图4对该制作方法进行详细介绍。

参照图1，提供重掺杂的半导体衬底10，在所述半导体衬底10表面形成n型外延层11，所述n型外延层11内形成有功率晶体管沟槽12；

参考图2，在所述功率晶体管沟槽12内和n型外延层11的表面形成一层栅极氧化层13；

参考图3，在所述栅极氧化层13上形成填充满所述功率晶体管沟槽12的多晶硅14；然后对所述功率晶体管沟槽12外的多晶硅14和栅极氧化层13进行平坦化处理，直至暴露所述n型外延层11表面的栅极氧化层13。之后进行掺杂工艺，形成体区15与源区16。重掺杂的半导体衬底10作为功率晶体管的漏区。

实际中，上述工艺制作的沟槽型功率晶体管存在漏电流过大的问题。

由于漏电流过大会造成器件性能不稳定，有鉴于此，本发明提供一种新的沟槽型功率晶体管及其制作方法，以解决上述问题。

发明内容

本发明解决的问题是提出一种新的沟槽型功率晶体管及其制作方法，以避免漏电流过大问题。

为解决上述问题，本发明提供一种沟槽型功率晶体管的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成外延层；

在所述外延层上自下而上形成遮蔽氧化层与研磨终止层；

采用光刻、刻蚀工艺在所述外延层内形成沟槽；

在所述沟槽内侧壁形成栅极氧化层；

在所述沟槽内填入栅极材料层，并研磨去除所述沟槽外的多余栅极材料层，所述研磨工艺以研磨终止层为研磨终点。

可选地，采用光刻、刻蚀工艺在所述外延层内形成沟槽前，所述研磨终止层上还形成有硬掩膜层。

可选地，所述栅极材料层的材质为多晶硅，所述研磨终止层的材质为氮化硅、氮氧化硅、碳化硅或上述材质的组合。

可选地，所述半导体衬底的材质为硅，所述硬掩膜层的材质为无定形碳、二氧化硅、氮化硅、氮氧化硅或碳化硅。

可选地，所述遮蔽氧化层的材质与栅极氧化层的材质相同。

可选地，在所述沟槽内侧壁形成栅极氧化层是通过热氧化法制作的。

基于上述沟槽型功率晶体管的制作方法，本发明还提供了一种根据上述制作方法形成的沟槽型功率晶体管

与现有技术相比，本发明具有以下优点：1）本发明人通过对现有技术仔细研究，发现漏电流过大的一个原因为：如图4所示，对功率晶体管沟槽12（参见图2所示）外的多晶硅14和栅极氧化层13进行平坦化处理时，上述平坦化处理一般采用研磨法，例如化学机械研磨（CMP），由于栅极氧化层13一般较薄，上述研磨会由于终点难以检测，造成功率晶体管沟槽12开口处的多晶硅14及周围外延层11出现过度研磨，从而造成功率晶体管的沟道过短，出现短沟道效应，如漏电流过大问题；上述过度研磨问题对于位于晶元中心区域的功率晶体管更为严重。针对上述问题，本发明在外延层上至少形成研磨终止层，利于研磨过程中的终点检测，避免过度研磨问题，从而避免制作的功率晶体管的短沟道效应，减小了源-漏漏电流。

2）可选方案中，功率晶体管沟槽采用光刻、刻蚀工艺在所述外延层内形成，对应沟槽的掩膜版图形可以a）直接通过图形化光刻胶转移至外延层内，也可以b）通过将掩膜版图形通过图形化光刻胶转移至硬掩膜层上，后以图形化的硬掩膜层为掩膜刻蚀外延层形成该沟槽。

附图说明

图1至图4是现有技术的沟槽型功率晶体管的制作过程结构示意图；

图5至图8是本发明实施例的沟槽型功率晶体管的制作过程结构示意图。

具体实施方式

如背景技术所述，现有的制作工艺形成的功率晶体管易出现漏电流过大问题。本发明人通过对现有技术仔细研究，发现漏电流过大的一个原因为：如图4所示，对功率晶体管沟槽12（参见图2所示）外的多晶硅14和栅极氧化层13进行平坦化处理时，上述平坦化处理一般采用研磨法，例如化学机械研磨（CMP），对于栅极氧化层13较薄的情况，上述研磨会由于终点难以检测，造成功率晶体管沟槽12开口处的多晶硅14及周围外延层11出现过度研磨，从而造成功率晶体管的沟道过短，出现短沟道效应，如漏电流过大问题；上述过度研磨问题对于位于晶元中心区域的功率晶体管更为严重。针对上述问题，本发明在外延层上至少形成研磨终止层，利于研磨过程中的终点检测，避免过度研磨问题，从而避免制作的功率晶体管的短沟道效应，减小了源-漏漏电流。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理，因此，未按比例制图。

参照图5至图8所示，以下详细介绍本发明提供的功率晶体管的制作方法。

参照图5，提供半导体衬底20，在所述半导体衬底20表面形成外延层21。

本实施例中，该半导体衬底20材质可以硅，绝缘体上硅（SOI），锗等现有的半导体材质。本实施例以n型功率晶体管的制作方法为例，硅衬底为n型重掺杂衬底。硅衬底上形成的外延层21（EPI）可以采用分子束外延法形成。所述外延层21为n型。

仍参照图5，在所述外延层21上至少形成研磨终止层23。

优选地，在所述外延层21自下而上形成有遮蔽氧化层22、研磨终止层23、硬掩膜层24。以下分别对各层进行介绍。

遮蔽氧化层22在后续离子注入形成功率晶体管的体区与源区过程中，可以减少隧穿效应；此外，遮蔽氧化层22还能起到缓冲作用，减小研磨终止层23与外延层21之间的应力。遮蔽氧化层22材质可以选择现有的氧化层材质。本实施例中，遮蔽氧化层22的材质为二氧化硅，形成方法可以为热氧化法、物理气相沉积或化学气相沉积法。

研磨终止层23与栅极材料层多晶硅相比，优选去除沟槽外的多晶硅的研磨工艺中所用研磨液对于前者的选择比低于后者。一个实施例中，研磨终止层23的材质为氮化硅、氮氧化硅、碳化硅或上述材质的组合。

硬掩膜层24用于后续将掩膜版图案转移至外延层21内形成功率晶体管沟槽。一个实施例中，硬掩膜层24的材质为无定形碳、二氧化硅、氮化硅、氮氧化硅或碳化硅。

参照图6，采用光刻、刻蚀工艺在所述外延层21内形成沟槽25。

功率晶体管沟槽25采用光刻、刻蚀工艺在所述外延层21内形成，对应沟槽25的掩膜版图形可以a）以图形化光刻胶为掩膜，刻蚀外延层21形成该沟槽25，即直接通过图形化光刻胶转移至外延层21内，也可以b）通过将掩膜版图形通过图形化光刻胶转移至硬掩膜层24上，后以图形化的硬掩膜层为掩膜刻蚀外延层21形成该沟槽25。

参照图7，在所述沟槽25内侧壁形成栅极氧化层26。

本步骤形成栅极氧化层26的方法具有多种，优选采用对硅衬底进行热氧化形成。

结合图7与图8所示，在所述沟槽25内填入栅极材料层27，并研磨去除所述沟槽25外的多余栅极材料层27，所述研磨工艺以研磨终止层23为研磨终点。

本步骤中，若有多余研磨终止层23，则采用针对去除溶液进行去除。例如一个实施例中，半导体衬底20材质为硅，研磨终止层23材质为氮化硅，则对研磨终止层23采用热磷酸去除。

本步骤完成后，所述遮蔽氧化层22暴露出。

之后进行掺杂工艺，具体地，参照图8所示，对所述n型外延层21进行p型掺杂，使所述n型外延层21靠近表面的部分厚度反转为p型，形成p型外延层28；再对p型外延层28进行n型掺杂，使部分p型外延层28反转为n型，形成第二n型外延层29，此时，重掺杂半导体衬底20构成功率晶体管的漏区，n型外延层21剩余的部分构成功率晶体管的漂移区，p型外延层28构成功率晶体管的体区，第二n型外延层29构成功率晶体管的源区。

至此，n型沟槽型功率晶体管已制作完成。

其它实施例中，对于p型功率晶体管的制作方法大致与n型功率晶体管的制作方法相同，区别在于：构成功率晶体管漏区的为p型重掺杂半导体衬底20，功率晶体管的漂移区由p型外延层21剩余的部分构成，功率晶体管的体区由n型外延层28构成，功率晶体管源区由第二p型外延层29构成。

可以看出，本发明在外延层21上至少形成研磨终止层24，利于研磨过程中的终点检测，避免过度研磨问题，从而避免制作的功率晶体管的短沟道效应，提高了器件的稳定性。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (7)

1.一种沟槽型功率晶体管的制作方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上形成外延层；

在所述外延层上自下而上形成遮蔽氧化层与研磨终止层；

采用光刻、刻蚀工艺在所述外延层内形成沟槽；

在所述沟槽内侧壁形成栅极氧化层；

在所述沟槽内填入栅极材料层，并研磨去除所述沟槽外的多余栅极材料层，所述研磨工艺以研磨终止层为研磨终点。

2.根据权利要求1所述的制作方法，其特征在于，采用光刻、刻蚀工艺在所述外延层内形成沟槽前，所述研磨终止层上还形成有硬掩膜层。

3.根据权利要求1所述的制作方法，其特征在于，所述栅极材料层的材质为多晶硅，所述研磨终止层的材质为氮化硅、氮氧化硅、碳化硅或上述材质的组合。

4.根据权利要求2所述的制作方法，其特征在于，所述半导体衬底的材质为硅，所述硬掩膜层的材质为无定形碳、二氧化硅、氮化硅、氮氧化硅或碳化硅。

5.根据权利要求1所述的制作方法，其特征在于，所述遮蔽氧化层的材质与栅极氧化层的材质相同。

6.根据权利要求1所述的制作方法，其特征在于，在所述沟槽内侧壁形成栅极氧化层是通过热氧化法制作的。

7.根据权利要求1至6任一项所述的制作方法形成的沟槽型功率晶体管。

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