CN102013394A - 一种形成沟槽式mosfet沟槽底部厚氧的方法 - Google Patents
一种形成沟槽式mosfet沟槽底部厚氧的方法 Download PDFInfo
- Publication number
- CN102013394A CN102013394A CN2010102186191A CN201010218619A CN102013394A CN 102013394 A CN102013394 A CN 102013394A CN 2010102186191 A CN2010102186191 A CN 2010102186191A CN 201010218619 A CN201010218619 A CN 201010218619A CN 102013394 A CN102013394 A CN 102013394A
- Authority
- CN
- China
- Prior art keywords
- silicon dioxide
- groove
- type
- epitaxial loayer
- wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 title claims abstract description 29
- 229910052760 oxygen Inorganic materials 0.000 title claims abstract description 29
- 239000001301 oxygen Substances 0.000 title claims abstract description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 138
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 69
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000126 substance Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- 238000005516 engineering process Methods 0.000 claims description 39
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000006396 nitration reaction Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229940090044 injection Drugs 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 6
- 239000002019 doping agent Substances 0.000 abstract description 2
- 238000007517 polishing process Methods 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Abstract
本发明公开了一种形成垂直型沟槽式MOSFET沟槽底部厚氧的方法。最初，在一n型硅衬底上生长一n型外延层。在n型外延层的顶部区域注入p型掺杂剂，形成一p型掺杂层。在p型掺杂层和n型外延层内刻蚀一沟槽。而后，使用高密度等离子体化学气相沉积工艺在半导体衬底上表面、沟槽底部和沟槽侧壁生成二氧化硅，生成的二氧化硅可部分或者完全填满沟槽。而后，使用化学机械抛光工艺，去除p型掺杂层上表面的二氧化硅。而后，使用各向同性刻蚀工艺，比如湿法刻蚀，去除沟槽内部分二氧化硅并保留底部厚氧。本发明使用的高密度等离子体化学气相沉积工艺需求较少的热量。
Description
技术领域
本发明涉及垂直型沟槽式MOSFET （Vertical Trench MOSFET），更具体地讲，本发明涉及形成垂直型沟槽式MOSFET沟槽底部厚氧（Thick bottom oxide，TBO）的方法。
背景技术
垂直型沟槽式MOSFET具有高集成密度、大电流能力、低导通电阻和优良的关断特性等优点。由于上述尺寸和性能的优势，垂直型沟槽式功率MOSFET迅速得到广泛应用。垂直型沟槽式MOSFET的电流以垂直方向流过衬底，栅极位于半导体衬底的沟槽内并通常通过填充多晶硅形成。
众所周知，在沟槽的底部形成底部厚氧是有多种优点的，可以提高击穿电压，降低栅极和漏极之间的电容。专利号为2007/0202650，题名为"Low Voltage Power MOSFET Device and Process for Its Manufacturer"的美国专利公开了一种形成垂直型沟槽式MOSFET沟槽底部厚氧的方法。该方法使用热氧化（thermal oxidation）工艺，在沟槽底部裸露的硅上生长二氧化硅层。其缺点是，热氧化工艺增加了制程所需要的热量。
专利号2005/0236665，题名为"Trench MIS Device Having Implanted Drain/Drift Region and Thick Bottom Oxide and Process for Manufacturing the Same" 的美国专利公开了另外一种形成底部厚氧的方法。该方法使用热生长（thermal growth）或者传统的化学气相沉积（chemical vapor deposition）工艺形成底部厚氧，同时需要制作侧壁间隔（side spacer）。缺点是，该方法增加了制程所需要的热量，并且不适合沟槽高宽比（aspect ratio）较大的沟槽式MOSFET。
发明内容
为解决上述问题，本发明给出了一种形成沟槽式MOSFET沟槽底部厚氧的方法。
本发明给出的一种形成沟槽式MOSFET沟槽底部厚氧的方法包括：在半导体衬底内形成沟槽；使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和沟槽侧壁生成二氧化硅；去除半导体衬底上表面的二氧化硅；以及去除沟槽侧壁的二氧化硅。
根据本发明的实施例，本发明还包括一氮化层，所述氮化层形成于使用高密度等离子体化学气相沉积工艺之前，所述氮化层作为化学机械抛光工艺的停止层。
本发明还给出一MOSFET沟槽，沟槽内有底部厚氧，所述MOSFET沟槽包括： 沟槽，所述沟槽位于半导体衬底内; 以及底部厚氧，位于沟槽底部，所述底部厚氧使用下述方法形成：使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和沟槽侧壁生成二氧化硅；去除半导体衬底上表面的二氧化硅；以及去除沟槽侧壁的二氧化硅。
本发明还给出一种形成沟槽式MOSFET沟槽底部厚氧的方法，该方法包括：在硅衬底上形成外延层，所述外延层与所述硅衬底具有相同导电类型；在所述外延层上形成硬掩膜板，使用所述硬掩膜定义沟槽区域；通过选择性的刻蚀所述外延层和使用所述硬掩膜板，在所述外延层上形成沟槽；使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和侧壁生成二氧化硅；去除衬底上表面的二氧化硅；以及去除沟槽侧壁的二氧化硅。
本发明还给出一种形成沟槽式MOSFET沟槽底部厚氧的方法，该方法包括：在半导体衬底上形成外延层，所述外延层与所述半导体衬底具有相同导电类型；在外延层上形成硬掩膜，使用所述硬掩膜定义沟槽区域；通过选择性的刻蚀所述外延层和使用所述硬掩膜，在所述外延层上形成沟槽；使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽底部和沟槽侧壁生成二氧化硅；去除沟槽侧壁的二氧化硅；使用热氧化工艺在沟槽侧壁形成栅氧；沉积多晶硅层，直至沟槽被充分填满；使用化学机械抛光工艺，直至去除硬掩膜上的多晶硅和二氧化硅；使用离子注入技术在外延层上注入离子，使得外延层的顶部部分与外延层导电类型相反。
本发明使用的高密度等离子体化学气相沉积工艺发生于300摄氏度以下，热预算较低，并可适合于制作沟槽高宽比更大的沟槽式MOSFET。
附图说明
图1-7示出根据本发明的一个实施例的垂直型沟槽式MOSFET沟槽底部厚氧形成过程的衬底剖面图；
图8示出形成栅极和源极后的垂直型沟槽式MOSFET；
图9-13示出根据本发明的另一实施例的垂直型沟槽式MOSFET沟槽底部厚氧形成过程的衬底剖面图。
具体实施方式
在文献中所述的特定实施例代表本发明的示例性实施例，并且本质上仅为演示而非限制。说明书中“一个实施例”或者“实施例”的引用意味着结合该实施例所描述的特定特征，结构或者特性包括在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。
本发明公开了一种形成垂直型沟槽式MOSFET沟槽底部厚氧的方法。最初，在一n型硅衬底（substrate）上生长一n型外延层(epitaxial layer)。在n型外延层的顶部区域注入p型掺杂剂，形成一p型掺杂层。在p型掺杂层和n型外延层内刻蚀一沟槽。而后，使用高密度等离子体化学气相沉积（high density plasma chemical vapor deposition, HDPCVD）工艺生成二氧化硅，生成的二氧化硅可部分或者完全填满沟槽。而后，使用化学机械抛光（chemical mechanical polishing, CMP）工艺，去除p型掺杂层上表面的二氧化硅。而后，使用各向同性刻蚀（isotropic etching）工艺，比如湿法刻蚀（wet etch），去除沟槽内部分二氧化硅并保留沟槽底部的二氧化硅（底部厚氧）。而后，使用热氧化工艺，在沟槽侧壁上形成薄的二氧化硅层，即栅氧化层（gate oxide layer）。最后，用传统的步骤完成垂直型沟槽式MOSFET，其中包括在沟槽内形成一个多晶硅栅极和在沟槽临近区域形成n +掺杂的MOSFET源区。
具体地讲，首先，使用传统方法，在图1示出的n型硅衬底101上生长一n 型外延层103。而后，使用离子注入技术，在n型外延层103顶部区域形成一p型掺杂层105。p型掺杂层105，也称为"体部 (body) "或"基极 (base) "。已形成的基本结构如图1所示。而后，如图2所示，在已经形成的结构上刻蚀一沟槽。在一个实施例中，可使用光刻掩膜(photolithography masking) 技术和各向异性刻蚀（anisotropic etching）技术形成沟槽201。应当指出，为清楚起见，图2仅显示一个沟槽，在其他实施例中，可在半导体衬底上形成多个沟槽201，用以同时形成大量的MOSFET器件。在一个实施例中，沟槽201深度延伸至n型外延层103，而非n 型硅衬底101。术语"半导体衬底"也可包括p型掺杂层105、n型外延层103和n型硅衬底101。
此外，在一个实施例中，半导体衬底包含的硅衬底101的导电类型（导电载流子类型）是n 型，外延层103的导电类型是n型，掺杂层105的导电类型是p型。在另外一个实施例中，可以进行相反的掺杂或者注入，使得各层呈现出相反的导电类型。例如，在一个实施例中，硅衬底101的导电类型是p 型，外延层103的导电类型是p型，掺杂层105的导电类型是n型。最后，应该指出的是，为清楚起见，图中示出实施例沟槽201的高宽比和实际情况相比有很大差距。具体地讲，图中显示的沟槽201的高度与宽度比约1至1.5。然而，在大多数应用中，高宽比会更大，而且通常大于2。
在一个实施例中，沟槽201形成于p型掺杂层105形成之前， n型外延层103形成之后。具体地说，首先，如图9所示，在n型硅衬底101上生长n型外延层103。其次，如图10所示，使用传统的刻蚀技术形成沟槽201。最后，在沟槽201内形成栅极后，使用注入的方法生成p型掺杂层105。
刻蚀沟槽201可使用硬掩膜板（hard mask）或软掩膜板（soft mask）。在一个实施例中，硬掩膜板形成于刻蚀沟槽之前。图11示出一个硬掩膜板1101，该硬掩膜板可由二氧化硅/氮化物/二氧化硅（oxide/nitride/oxide, ONO）堆栈组成。此外，也可单独使用二氧化硅层作硬掩膜板。如图12所示，在沉积硬掩膜1101之后，经过掩膜投影和刻蚀在硬掩膜上形成开口（opening）1201，开口1201将被用来刻蚀沟槽201。此外，硬掩膜1101在随后的化学机械抛光工艺中用作阻止层（a hard stop layer）。图13示出了采用硬掩膜板1101完成的沟槽201。
如图3所示，沟槽形成后，使用高密度等离子体化学气相沉积工艺，在半导体衬底和外延层上沉积二氧化硅，填充沟槽201。高密度等离子体化学气相沉积工艺很好地适用于较大高宽比的沟槽沉积。使用高密度等离子体化学气相沉积工艺，可在沟槽底部形成相对于侧壁较厚的二氧化硅层。高密度等离子体化学气相沉积工艺通常是在低于300摄氏度的温度下，将硅烷和氧气流入反应室，因此其需求的热量较小。
所述高密度等离子体化学气相沉积工艺包括沉积（deposition）和溅射（sputtering）过程。可通过控制沉积对溅射的比率，填充不同高宽比的沟槽201。一般来说，而非限制，填充较大高宽比的沟槽201，需要较高的沉积溅射比。在一个实施例中，沉积对溅射（D/ S）的比值大于4。
在沟槽201内生成二氧化硅301后，进行下一工艺步骤。在此，应该指出的是，二氧化硅301不必完全填满沟槽201。事实上，如图4，二氧化硅301只是部分填充沟槽201。可根据使用的高密度等离子体化学气相沉积工艺的质量和沟槽201高宽比选择是否填满沟槽201。
接下来，去除分布在沟槽201以外的二氧化硅301，例如，可在p型掺杂层105上表面使用化学机械抛光工艺完成。另外，也可使用各向同性湿法刻蚀或各向异性干法刻蚀（anisotropic dry etch）清除分布在沟槽201以外的二氧化硅301。这可能会导致沟槽201内的部分或者全部二氧化硅被同时去除。正如下文将看到，如果在这一步中完全或部分去除沟槽201侧壁的二氧化硅 301，也是有益的。
如图5所示，使用化学机械抛光工艺后，沟槽201内剩余一个塞状二氧化硅。这取决于化学机械抛光工艺的质量。对于化学机械抛光工艺，难点之一是如何控制其在p型掺杂层105上表面的进程，做到适可而止。因此，在一个实施例中，沉积二氧化硅301之前，可在p型掺杂层105上表面沉积一薄的氮化层（nitride layer）、二氧化硅化层或ONO层。这将为化学机械抛光工艺提供一个阻止层，有利于控制化学机械抛光工艺。上文所述化学机械抛光工艺是在沉积二氧化硅后，而在另外一个实施例中，化学机械抛光工艺可在沟槽内形成多晶硅栅极以后。
如图6所示，塞状二氧化硅301被刻蚀并在沟槽201底部留下一底部厚氧。在一个实施例中，使用各向同性刻蚀技术来去除二氧化硅层。同性刻蚀技术在去除沟槽201侧壁二氧化硅上有优势。各种各样的同性蚀刻技术，干法或湿法，可以用来刻蚀部分二氧化硅301。在一个实际的实施例中，沟槽201高度为1.34微米，该沟槽201宽度为0.35微米，沟槽底部氧化层厚度为0.3微米。可以看出，该沟槽高宽比约为4比1。
如图7所示，在沟槽201侧壁形成MOSFET的栅氧化层。栅氧化层应该是高质量的，在一个实施例中，使用硅的热氧化技术形成栅氧化层701。注意，如果使用热氧化形成侧壁栅氧化层701，可选择性采用化学机械抛光工艺进一步去除在热氧化过程中形成的分布于p型掺杂层105上表面的二氧化硅。或者，热氧化过程中形成的二氧化硅可保留在p型掺杂层105上表面，离子注入可穿过薄栅氧化层形成n +掺杂的MOSFET源区。
其余的形成MOSFET步骤是使用传统的步骤，为避免混淆发明要点，不在这里详细描述。简单地说，如图8所示，在沟槽201内形成一个塞状多晶硅栅极801。在多晶硅栅极801相邻的区域形成n +掺杂的MOSFET源区803。
对于图9-13中描述的另一实施例中，形成多晶硅栅极后，通过P型掺杂制作p型掺杂层105。
上述发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。
Claims (26)
1.一种形成沟槽式MOSFET沟槽底部厚氧的方法，包括：
在半导体衬底内形成沟槽；
使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和沟槽侧壁生成二氧化硅；
去除半导体衬底上表面的二氧化硅；以及
去除沟槽侧壁的二氧化硅。
2. 如权利要求1所述方法，其特征在于，所述去除沟槽侧壁的二氧化硅与所述去除衬底上表面的二氧化硅在同一步骤中进行。
3. 如权利要求1所述方法，其特征在于，所述去除衬底上表面的二氧化硅使用化学机械抛光工艺。
4. 如权利要求1所述方法，其特征在于，所述半导体衬底包括n 型衬底和形成于所述n 型衬底上的n型外延层，其中，所述n型外延层包含p型注入层。
5. 如权利要求1所述方法，其特征在于，在所述沟槽中填充二氧化硅。
6. 如权利要求3所述方法，其特征在于，还包括在高密度等离子体化学气相沉积工艺之前在半导体衬底上形成氮化层，所述氮化层作为化学机械抛光工艺的停止层。
7. 如权利要求1所述方法，其特征在于，还包括，使用热氧化工艺在沟槽侧壁形成栅氧化层。
8. 如权利要求1所述方法，其特征在于，所述高密度等离子体化学气相沉积工艺发生于300摄氏度以下。
9. 如权利要求1所述方法，其特征在于，所述去除沟槽侧壁的二氧化硅使用各向同性湿法刻蚀工艺。
10. 一MOSFET沟槽，沟槽内有底部厚氧，所述MOSFET沟槽包括：
沟槽，所述沟槽位于半导体衬底内; 以及
底部厚氧，位于沟槽底部，所述底部厚氧使用下述方法形成：
使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和沟槽侧壁生成二氧化硅；
去除半导体衬底上表面的二氧化硅；以及
去除沟槽侧壁的二氧化硅。
11. 如权利要求10所述MOSFET沟槽，其特征在于，所述去除沟槽侧壁的二氧化硅与所述去除衬底上表面的二氧化硅在同一步骤中进行。
12. 如权利要求10所述MOSFET沟槽，其特征在于，所述去除衬底上表面的二氧化硅使用化学机械抛光工艺。
13. 如权利要求10所述MOSFET沟槽，其特征在于，所述半导体衬底包括n 型衬底和形成于所述n 型衬底上的n型外延层，其中，所述n型外延层包含p型注入层。
14. 如权利要求10所述MOSFET沟槽，其特征在于，所述沟槽中填充二氧化硅。
15. 如权利要求12所述MOSFET沟槽，其特征在于，还包括一氮化层，所述氮化层形成于使用高密度等离子体化学气相沉积工艺之前，所述氮化层作为化学机械抛光工艺的停止层。
16. 如权利要求10所述MOSFET沟槽，其特征在于，还包括，使用热氧化工艺在沟槽侧壁形成栅氧化层。
17. 如权利要求10所述MOSFET沟槽，其特征在于，所述高密度等离子体化学气相沉积工艺发生于300摄氏度以下。
18. 如权利要求10所述MOSFET沟槽，其特征在于，所述去除沟槽侧壁的二氧化硅使用各向同性湿法刻蚀工艺。
19. 一种形成沟槽式MOSFET沟槽底部厚氧的方法，包括：
在硅衬底上形成外延层，所述外延层与所述硅衬底具有相同导电类型；
在所述外延层上形成硬掩膜，使用所述硬掩膜定义沟槽区域；
通过选择性地刻蚀所述外延层和使用所述硬掩膜，在所述外延层内形成沟槽；
使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽内和沟槽侧壁生成二氧化硅；
去除衬底上表面的二氧化硅；以及
去除沟槽侧壁的二氧化硅。
20. 如权利要求19所述方法，其特征在于，所述去除沟槽侧壁的二氧化硅与所述去除衬底上表面的二氧化硅在同一步骤中进行。
21. 如权利要求19所述方法，其特征在于，所述去除衬底上表面的二氧化硅使用化学机械抛光工艺。
22. 如权利要求19所述方法，其特征在于，所述外延层是n型，所述硅衬底是n型。
23. 如权利要求22所述方法，其特征在于，使用离子注入工艺在n型外延层上形成一个p型层。
24. 如权利要求19所述方法，其特征在于，还包括使用热氧化工艺在沟槽侧壁形成栅氧化层。
25. 一种形成沟槽式MOSFET沟槽底部厚氧的方法，包括：
在半导体衬底上形成外延层，所述外延层与所述半导体衬底具有相同导电类型；
在外延层上形成硬掩膜，使用所述硬掩膜定义沟槽区域；
通过选择性地刻蚀所述外延层和使用所述硬掩膜，在所述外延层上形成沟槽；
使用高密度等离子体化学气相沉积工艺，在半导体衬底上表面、沟槽底部和沟槽侧壁生成二氧化硅；
去除沟槽侧壁的二氧化硅；
使用热氧化工艺在沟槽侧壁形成栅氧化层；
沉积多晶硅层，直至沟槽被充分填满；
使用化学机械抛光工艺，直至去除硬掩膜上的多晶硅和二氧化硅；
使用离子注入技术在外延层上注入离子，直至外延层的顶部部分与外延层导电类型相反。
26. 如权利要求25所述方法，其特征在于，所述外延层的导电类型是n型，所述半导体衬底的导电类型是n型。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12554326 | 2009-09-04 | ||
| US12/554,326 US20110057259A1 (en) | 2009-09-04 | 2009-09-04 | Method for forming a thick bottom oxide (tbo) in a trench mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102013394A true CN102013394A (zh) | 2011-04-13 |
Family
ID=43647047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010102186191A Pending CN102013394A (zh) | 2009-09-04 | 2010-07-06 | 一种形成沟槽式mosfet沟槽底部厚氧的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20110057259A1 (zh) |
| CN (1) | CN102013394A (zh) |
| TW (1) | TW201133641A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184945A (zh) * | 2011-05-03 | 2011-09-14 | 成都芯源系统有限公司 | 一种槽栅型mosfet器件 |
| CN103208426A (zh) * | 2013-03-22 | 2013-07-17 | 上海宏力半导体制造有限公司 | 沟槽型功率晶体管及其制作方法 |
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| CN112735954A (zh) * | 2020-12-30 | 2021-04-30 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
| CN112802752A (zh) * | 2020-12-31 | 2021-05-14 | 广州粤芯半导体技术有限公司 | 半导体器件的制造方法 |
| CN116759308A (zh) * | 2023-08-23 | 2023-09-15 | 合肥晶合集成电路股份有限公司 | 闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456690B (zh) | 2010-10-22 | 2014-07-02 | 成都芯源系统有限公司 | 半导体器件及其制造方法 |
| US8652933B2 (en) * | 2010-11-11 | 2014-02-18 | International Business Machines Corporation | Semiconductor structure having wide and narrow deep trenches with different materials |
| US8748980B2 (en) | 2011-08-23 | 2014-06-10 | Monolithic Power Systems, Inc. | U-shape RESURF MOSFET devices and associated methods of manufacturing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800509B1 (en) * | 2003-06-24 | 2004-10-05 | Anpec Electronics Corporation | Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET |
| US20050136684A1 (en) * | 2003-12-23 | 2005-06-23 | Applied Materials, Inc. | Gap-fill techniques |
| US20050236665A1 (en) * | 2001-07-03 | 2005-10-27 | Darwish Mohamed N | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101375035B1 (ko) * | 2006-09-27 | 2014-03-14 | 맥스파워 세미컨덕터 인크. | Ｍｏｓｆｅｔ 및 그 제조 방법 |
-
2009
- 2009-09-04 US US12/554,326 patent/US20110057259A1/en not_active Abandoned
-
2010
- 2010-07-06 CN CN2010102186191A patent/CN102013394A/zh active Pending
- 2010-07-20 TW TW099123806A patent/TW201133641A/zh unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050236665A1 (en) * | 2001-07-03 | 2005-10-27 | Darwish Mohamed N | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
| US6800509B1 (en) * | 2003-06-24 | 2004-10-05 | Anpec Electronics Corporation | Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET |
| US20050136684A1 (en) * | 2003-12-23 | 2005-06-23 | Applied Materials, Inc. | Gap-fill techniques |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184945A (zh) * | 2011-05-03 | 2011-09-14 | 成都芯源系统有限公司 | 一种槽栅型mosfet器件 |
| CN103208426A (zh) * | 2013-03-22 | 2013-07-17 | 上海宏力半导体制造有限公司 | 沟槽型功率晶体管及其制作方法 |
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| CN104733531B (zh) * | 2013-12-22 | 2018-04-03 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| CN112735954A (zh) * | 2020-12-30 | 2021-04-30 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
| CN112735954B (zh) * | 2020-12-30 | 2021-12-14 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
| CN112802752A (zh) * | 2020-12-31 | 2021-05-14 | 广州粤芯半导体技术有限公司 | 半导体器件的制造方法 |
| CN116759308A (zh) * | 2023-08-23 | 2023-09-15 | 合肥晶合集成电路股份有限公司 | 闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110057259A1 (en) | 2011-03-10 |
| TW201133641A (en) | 2011-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102013394A (zh) | 一种形成沟槽式mosfet沟槽底部厚氧的方法 | |
| US8253193B2 (en) | MOS transistor with gate trench adjacent to drain extension field insulation | |
| US8969953B2 (en) | Method of forming a self-aligned charge balanced power DMOS | |
| US8349693B2 (en) | Method of manufacturing a semiconductor device having a super junction | |
| US20150108568A1 (en) | Semiconductor structure with high energy dopant implantation | |
| TW200945588A (en) | Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method | |
| US20090026586A1 (en) | Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches | |
| CN103545370A (zh) | 用于功率mos晶体管的装置和方法 | |
| JP2009531850A (ja) | トレンチゲート半導体装置及びその製造方法 | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| WO2019007344A1 (zh) | 半导体器件的栅极结构及其制造方法 | |
| KR20100029701A (ko) | 밀봉 플러그를 구비한 반도체 트렌치 구조와 방법 | |
| EP3365919A1 (en) | Trench mosfet with self-aligned body contact with spacer | |
| US8963239B2 (en) | 800 V superjunction device | |
| US11227945B2 (en) | Transistor having at least one transistor cell with a field electrode | |
| CN105826195B (zh) | 一种超结功率器件及其制作方法 | |
| CN109887993A (zh) | 金属氧化物半导体场效应管及其制造方法 | |
| TWI460823B (zh) | 製造溝槽式金屬氧化物半導體場效電晶體的方法 | |
| JP2020506547A (ja) | トレンチ分離構造およびその製造方法 | |
| CN103426735A (zh) | 半导体结构的形成方法及mos晶体管的形成方法 | |
| CN109216174B (zh) | 半导体器件的分裂栅结构及其制造方法 | |
| CN117672865B (zh) | 一种碳化硅沟槽型mosfet器件及其制备工艺 | |
| CN109216172B (zh) | 半导体器件的分裂栅结构的制造方法 | |
| Ng | Review on Methods for Trench MOSFET Gate Oxide Reliability and Switching Speed Improvement | |
| CN115148796A (zh) | 分离栅结构的半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110413 |