JP2020506547A - トレンチ分離構造およびその製造方法 - Google Patents

トレンチ分離構造およびその製造方法 Download PDF

Info

Publication number
JP2020506547A
JP2020506547A JP2019541255A JP2019541255A JP2020506547A JP 2020506547 A JP2020506547 A JP 2020506547A JP 2019541255 A JP2019541255 A JP 2019541255A JP 2019541255 A JP2019541255 A JP 2019541255A JP 2020506547 A JP2020506547 A JP 2020506547A
Authority
JP
Japan
Prior art keywords
trench
silicon oxide
forming
nitrogen
containing compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019541255A
Other languages
English (en)
Other versions
JP6839297B2 (ja
Inventor
シュークン チー
シュークン チー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Publication of JP2020506547A publication Critical patent/JP2020506547A/ja
Application granted granted Critical
Publication of JP6839297B2 publication Critical patent/JP6839297B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】高圧電力デバイスの分野において深いトレンチ分離プロセス技術を継続的に改善する必要がある。【解決手段】トレンチ分離構造を製造する方法が開示される。本方法は、ウエハーの表面上に幅広上部および幅狭底部を有する浅いトレンチを形成するステップと、浅いトレンチ内に蒸着によってシリコン酸化物を充填させるステップと、シリコン酸化物の一部をエッチングによって除去するステップと、浅いトレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップと、ウエハーの表面上にシリコン窒化物を蒸着して、浅いトレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするステップと、シリコン窒化物上でドライエッチングし、浅いトレンチ内のシリコン酸化物の表面上のシリコン窒化物を除去し、シリコン酸化物コーナー構造の表面上にトレンチの中に広がるシリコン窒化物残留物を形成するステップと、マスクとしてシリコン窒化物残留物を使用して下方に継続的にエッチングして深いトレンチを形成するステップと、深いトレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、浅い１トレンチおよび深いトレンチの中にポリシリコンを蒸着するステップと、シリコン窒化物を除去するステップと、浅いトレンチ内にシリコン酸化物を形成してポリシリコンをカバーするステップと、を含む。【選択図】図１

Description

本発明は、半導体製造分野に関し、詳細にはトレンチ分離構造の製造方法およびトレンチ分離構造に関する。
インテリジェント・パワー・マネジメント、ディスプレイ、モーター駆動、および自動車電子機器の分野において、高効率と省エネに関する要求が日常的に増えている。また、高圧電力分野では、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）電界効果トランジスタ、横方向絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）、パワー・ダブル拡散金属酸化物半導体電界効果トランジスタ（Ｐｏｗｅｒ−ＤＭＯＳ）、および異なる電圧レベルおよびその耐電圧が数十ボルトから数百ボルトの範囲である異なる構造を有する他のデバイス構造などが派生し、結果として、さまざまな電界プレート、電界リングおよび他の端子構造、並びにＲＥＳＵＲＦ（表面電界低下）技術が、これらの高圧電力デバイスを助けるために特定のオン抵抗低下を保証する目的で開発されており、これはデバイス分離技術に対する高い要求を引き起こす。
その中で、一般的技術として、小型で漏れが少なく、双方向分離を有する深いトレンチ分離技術（ＤＴＩ）は、幅広く使用することができる。しかし、高圧電力デバイスの性能は分離技術に完全に依存するので、特にデバイスアバランシェ破壊が多数のホットエレクトロン／ホットホールを形成する場合、そのうちのいくつかは、Ｓｉ／ＳｉＯ2障壁を乗り越えて、ＤＴＩの酸化物層の中へ入り、ＤＴＩ内の酸化物／ポリシリコン界面でのトラップによって捕獲され（トラップの面密度は、Ｅ＋１０／ｃｍ2の規模である）、電界の影響下でポリシリコン内を漂って、結果的に分離不良および低い圧力抵抗を引き起こす可能性があるデバイス間クロストークを引き起こす。
従って、高圧電力デバイスの分野において深いトレンチ分離プロセス技術の継続的な改善は、１つのキーポイントである。
本開示の実施形態によると、トレンチ分離構造及びその製造方法が提供される。
トレンチ分離構造を製造する方法であって、ウエハーの表面上に幅広上部および幅狭底部を有する第１トレンチを形成するステップと、第１トレンチ内に蒸着によってシリコン酸化物を充填させるステップと、第１トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップと、第１トレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップであって、シリコン酸化物コーナー構造は、第１トレンチ内のシリコン酸化物がコーナーの下方から徐々に厚くなる構造であるステップと、ウエハーの表面上に窒素含有化合物を蒸着して、第１トレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするステップと、窒素含有化合物をドライエッチングし、第１トレンチ内のシリコン酸化物の表面上の窒素含有化合物を除去し、シリコン酸化物コーナー構造の表面上にトレンチに広がる窒素含有化合物の側壁残留物を形成するステップと、マスクとして窒素含有化合物の側壁残留物を使用してシリコン酸化物およびウエハーを下方に継続的にエッチングして、第２トレンチを形成するステップと、第２トレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、第１トレンチおよび第２トレンチの中にポリシリコンを蒸着するステップと、窒素含有化合物の側壁残留物を除去するステップと、第１トレンチ内にシリコン酸化物を形成してポリシリコンをカバーするステップと、を含む。
トレンチ分離構造は、幅広上部および幅狭底部を有するボトルマウス構造と、ボトルマウス構造から下方に延びるボトル本体構造とを含むトレンチと、トレンチ内に充填されたシリコン酸化物と、トレンチ内に位置してシリコン酸化物によって囲まれたポリシリコンとを含む。
本開示の１または２以上の実施形態の詳細は、以下の図面および説明に記載される。本開示の他の特徴、目的および利点は、明細書、図面および添付の請求項から明らかになる。
本開示の実施形態または従来技術における技術的解決策をより明確に説明するために、実施形態または従来技術を説明するための添付図面を以下に簡単に説明する。明らかに、以下の明細書の添付図面では、本発明の一部の実施形態であり、当業者であれば、創造的な努力を行うことなく図面を添付図面から他の図面を得ることができる。
一実施形態によるトレンチ分離構造の製造方法のフローチャートである。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。
本開示の実施形態は、添付図面を参照して、以下により完全に説明される。しかしながら、本開示の様々な実施形態は、多くの異なる形態で具現化することができ、本明細書に記載された実施形態に限定されるものと解釈するべきではない。むしろ、これらの実施形態は、本開示が徹底的で完全であり、かつ本開示の範囲を当業者に十分に伝達するように提供されることになる。
別途定義されない限り、本明細書で使用される全ての用語（技術用語および科学用語を含む）は、本開示が属する当業者によって一般的に理解されるのと同じ意味を有する。さらに、本開示の明細書で使用される用語は、本開示を限定するためではなく特定の実施形態を説明する目的で解釈されるべきであり、用語「および／または」は、１または２以上の列挙された要素のありとあらゆる組み合わせを含む。
本明細書に使用される半導体専門用語は、当業者が通常使用する技術用語であり、例えば、Ｐ型およびＮ型不純物については、ドーピング濃度を区別するために、Ｐ+型は、高濃度ドーピングのＰ型を表し、Ｐ型は、中濃度ドーピングのＰ型を表し、Ｐ-型は、低濃度ドーピングのＰ型を表し、Ｎ+型は、高濃度ドーピングのＮ型を表し、Ｎ型は、中濃度ドーピングのＮ型を表し、Ｎ-型は、低濃度ドーピングのＮ型を表わす。
図１は、実施形態によるトレンチ分離構造を製造する方法のフローチャートであり、以下のステップを含む。
ステップＳ１１０において、幅広上部および幅狭底部を有する第１トレンチをウエハー表面上に形成する。
幅広上部および幅狭底部を有する第１トレンチ（浅いトレンチ）は、従来公知のプロセスを使用してウエハー（この実施形態のシリコンウエハー）の表面上にエッチングすることができる。実施形態において、シリコン窒化膜は、第１トレンチがエッチングによって形成される前にウエハーの表面上に形成することができ、エッチング窓は、フォトレジストパターニングによって、シリコン窒化膜上に形成され、次に、第１トレンチは、エッチング窓を介して、シリコン窒化膜を通過するエッチングによって形成され、シリコン窒化層は、エッチングが完了した後に第１トレンチの上部の周りに形成される。この実施形態では、第１トレンチのエッチングは、エッチング液としてＣＨＣＩ3および／またはＣＨ2ＣＩ2を使用するドライエッチングであり、他の実施形態では、従来公知の他のトレンチエッチングプロセスを使用することができる。
第１トレンチの上部は、比較的大きな幅を有するので、結果として生じるトレンチ分離構造は、その上を経由する高電圧に起因して幅狭トレンチに比べて漏れの可能性を低減することができる。一実施形態において、第１トレンチは、１〜２μｍの深さを有している。
一実施形態において、低濃度ドーピングのエピタキシャル層は、エピタキシャルプロセスによって、高濃度ドーピングの基板上にエピタキシャル成長して、ステップＳ１１０のエッチングによって得られたトレンチがエピタキシャル層に形成される。
ステップＳ１２０において、蒸着によってシリコン酸化物を第１トレンチの中に充填させる。
蒸着プロセスによるシリコン酸化物（ＳｉＯｘ）層の形成速度は、従来の熱酸化によるシリコン酸化物層の成長速度より非常に高い。この実施形態において、ステップＳ１２０は、シリコン酸化物の蒸着のために高密度プラズマ化学気相蒸着（ＨＤＰＣＶＤ）プロセスを使用し、結果として優れたモフォロジーを得ることができる。他の実施形態において、従来公知の他の蒸着プロセスは、実際の要求に応じてシリコン酸化物層を蒸着するために使用することができる。
蒸着後、余分なシリコン酸化物層は、化学機械研磨（ＣＭＰ）によって除去することができる、すなわちトレンチの外側に露出したシリコン酸化物層が除去される。ステップＳ１１０において、ハードマスクとしてシリコン窒化物を使用して第１トレンチがエッチングされる実施形態の場合、ＣＭＰは、シリコン酸化物層を研磨してシリコン窒化物層を出すことによって行われる。
一実施形態において、本方法は、ステップＳ１２０より前に、側壁酸化物層２０４を形成するために第１トレンチ上で側壁酸化を行うステップをさらに含む。側壁酸化は、ステップＳ１１０でのトレンチのエッチング中に、第１トレンチの内壁と底部のシリコン表面で生じた欠陥（例えば、反応性イオンエッチングの高エネルギー粒子の衝突による欠陥）を修理する機能を果たすことができ、ゲート酸素生成上のこの欠陥の悪影響が取り除かれる。
ステップＳ１３０において、第１トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去する。
ドライエッチングは、その異方性を使用して適切なモフォロジーを得るために使用することができる。図２は、この実施形態においてステップＳ１３０が完了した後のデバイスの断面図である。一実施形態において、ステップＳ１３０において、高密度プラズマエッチングプロセスが使用される。
ステップＳ１４０において、酸化によって第１トレンチの上部コーナーにシリコン酸化物コーナー構造を形成する。
後続ステップで得られた窒素含有化合物の側壁残留物に所望のモフォロジーを有することを可能にするために、特有のコーナー残留物がエッチング後の酸化によって形成される、すなわち、トレンチ内のシリコン酸化物の表面上に半球形の凹状面が形成される。トレンチ内のシリコン酸化物は、コーナー下から徐々に厚くなり、それによって図３に示すように、丸いコーナーを形成する。図３において、第１トレンチは、シリコンウエハーの表面上に形成され、第１トレンチは、シリコン酸化物２０２で充填されて、シリコン窒化物層３０２が第１トレンチの上部の周囲に形成される。この実施形態において、シリコン酸化物コーナー構造は、８００℃〜９５０℃の低温酸化によって得られる。本発明者は、より高温（例えば、１０００℃の犠牲酸化）が使用される場合、高濃度ウエハー基板においてドーパントイオンが低濃度エピタキシャル層１０２の中に容易に逆拡散してデバイスの性能に悪影響を及ぼすことを見出しており、低温酸化が使用される。
ステップ１５０において、第１トレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするために、シリコン窒化物をウエハー表面上に蒸着させる。
この実施形態において、窒素含有化合物の薄層は化学気相蒸着によって形成され、これはその後にエッチングのハードマスクとして使用される。窒素含有化合物としては、シリコン窒化物、シリコン酸化物、窒化ホウ素、および窒化チタンなどが挙げられる。一般性を考慮して、本技術分野で通常使用されるシリコン窒化物を使用することができる。
ステップＳ１６０において、窒素含有化合物をドライエッチングして、第１トレンチに広がるシリコン酸化物のコーナー構造の表面上の窒素含有化合物の側壁残留物を形成する。
図３を参照すると、トレンチ内のシリコン酸化物２０２の表面上の窒素含有化合物は、ドライエッチングの異方性を活用して除去されるが、トレンチに広がる窒素含有化合物の側壁残留物３０４は、シリコン酸化物コーナー構造の表面に形成される。トレンチ内の窒素含有化合物の側壁残留物３０４およびシリコン酸化物２０２の一部は、一緒にトレンチの側壁構造としての機能を果たす。
ステップＳ１７０において、シリコン酸化物およびウエハーを窒素含有化合物の側壁残留物をマスクとして使用して下方に継続的にエッチングして第２トレンチを形成する。
図４を参照すると、窒素含有化合物の側壁残留物３０４は、第１トレンチの一部のみをカバーしており、窒素含有化合物の側壁残留物３０４によってカバーされていない領域が、下方にエッチングされることになり（すなわち、シリコン酸化物２０２、側壁酸化物層２０４、およびエピタキシャル層１０２の一部がエッチング除去される）、第２トレンチ２０１（深いトレンチ）が形成される。第２トレンチ２０１の幅は、窒素含有化合物の側壁残留物３０４によって制限され、明らかに、第２トレンチの幅は、第１トレンチ上部の幅よりも狭い。一旦、窒素含有化合物の側壁残留物３０４を第２トレンチのエッチングのハードマスクとして使用すると、リソグラフィプレートは不必要となる場合があり、コストを低減することができる。
一実施形態では、第２トレンチ２０１は、１０μｍ以上の深さを有する。
ステップＳ１８０において、シリコン酸化物層を第２トレンチの側壁および底部に形成する。
この実施形態において、シリコン酸化物層２０６は、熱酸化プロセスによって形成されるので、シリコン酸化物層２０６は、窒素含有化合物の側壁残留物３０４によってカバーされた場所には形成されない（図５参照）。
この実施形態において、ステップＳ１８０の後で、本方法は、Ｎ型イオンおよびＰ型イオンをそれぞれ第２トレンチ２０１に埋め込んで、第２トレンチ２０１の底部の周りにＮ型リング１０４およびＰ型リング１０６を形成するステップをさらに含む。一実施形態において、最初に、Ｎ型イオンが深く埋め込まれてＮ型リング１０４が形成され、次に、Ｎ型リング１０４上にＰ型イオンが浅く埋め込まれてＰ型リング１０６が形成される。一実施形態において、埋め込まれたＮ型イオンはリンイオン、埋め込まれたＰ型イオンはボロンイオンであり、ボロンイオンの高い拡散速度に起因して、Ｐ型リング１０６はＮ型リング１０４よりも広い。Ｎ型リング１０４およびＰ型リング１０６は、縦方向の空乏を形成することができるが、より浅いＰ型リング１０６は、トレンチ分離構造の両側のＰウェル領域からの漏れを低減する機能を果たす。
ステップＳ１９０において、ポリシリコンを第１トレンチおよび第２トレンチの中に蒸着させる。
一実施形態において、ポリシリコンの蒸着は、蒸着が所望の厚さになると停止する。この実施形態において、ポリシリコンの余剰分が蒸着され、次に、マスクとして窒素含有化合物の残留物３０４を使用してエッチバックして、ポリシリコン４０４を所望の厚さにエッチングする（例えば、図６に示すように、窒素含有化合物残留物３０４の下部）。ポリシリコン４０４をエッチバックすることで、デバイスのポリシリコンプロセスで生じる残留物は、可能な限り避けることができ、結果的に表面漏れの可能性が低減する。一実施形態において、蒸着ポリシリコンは、真性ポリシリコン（ｉｎｔｒｉｎｓｉｃ ｐｏｌｙｓｉｌｉｃｏｎ）である。
ステップＳ２００において、窒素含有化合物を除去する。
窒素含有化合物を完全に除去するために、例えばエッチング液として高濃度のリン酸を使用するウエットエッチングを採用することができる。
ステップＳ２１０において、第１トレンチ内にシリコン酸化物を形成してポリシリコンをカバーする。
この実施形態において、シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着（ＨＤＰＣＶＤ）プロセスを使用して行われる。ステップＳ２１０の完了後、第１トレンチの外側に露出したシリコン酸化物は、化学機械研磨によって平坦化することができる（図７参照）。
トレンチ分離構造を製造する方法において、第１トレンチに加えて第２トレンチの構造が採用され、トレンチ分離構造の上部は、大きな寸法（すなわち、第１トレンチ）を有するので、最終的に形成されたトレンチ分離構造は、狭いトレンチに対して、トレンチ分離構造の上を経由する高電圧によって引き起こされる漏れの可能性を低減することができる。深いトレンチをエッチングするために窒素含有化合物残留物をハードマスクとして使用することで、同じ分離効果を得るために必要なフォトリソグラフィーマスクの数が低減される。
前述のトレンチ分離構造を製造する方法は、深いトレンチ分離構造を使用して分離される様々な半導体デバイスに適用可能である。
本開示は、適宜、トレンチ分離構造を提供する。図７を参照すると、トレンチ分離構造は、トレンチと、トレンチ内に充填したシリコン酸化物２０６と、トレンチ内に位置しかつシリコン酸化物２０６によって囲まれたポリシリコン４０４とを含む。トレンチは、幅広上部および幅狭底部を有するボトルネック構造と、このボトルネック構造から下方に延びるボトル本体構造と含む。
一実施形態において、トレンチ分離構造は、Ｎ型リング１０４と、ボトル本体構造の底部の周りに位置するＰ型リング１０６とをさらに含み、Ｐ型リング１０６は、Ｎ型リング１０４の上方に位置する。
前述の実施構造は、単に本開示の特定の実施形態であり、本開示の保護範囲を限定することを意図していない。当業者が本開示に開示されている技術的範囲内で容易に見出すことができる何らかの変更または置換は、全て本開示の保護範囲に該当するものとすることに留意されたい。従って、本開示の保護範囲は、請求項の保護範囲に従うものとする。
１０２ 低濃度エピタキシャル層
１０４ Ｎ型リング
１０６ Ｐ型リング
２０１ 第２トレンチ
２０２ シリコン酸化物
２０４ 側壁酸化物層
２０６ シリコン酸化物
３０２ シリコン窒化物層
３０４ 窒素含有化合物の側壁残留物
４０４ ポリシリコン

Claims (20)

  1. トレンチ分離構造を製造する方法であって、
    ウエハーの表面上に幅広上部および幅狭底部を有する第１トレンチを形成するステップと、
    前記第１トレンチ内に蒸着によってシリコン酸化物を充填させるステップと、
    前記第１トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップと、
    前記第１トレンチの前記上部のコーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップであって、前記シリコン酸化物コーナー構造は、前記第１トレンチ内の前記シリコン酸化物が前記コーナーの下方から徐々に厚くなる構造であるステップと、
    前記ウエハーの表面上に窒素含有化合物を蒸着して、前記第１トレンチ内の前記シリコン酸化物の表面および前記シリコン酸化物コーナー構造の表面をカバーするステップと、
    前記窒素含有化合物をドライエッチングし、前記第１トレンチ内の前記シリコン酸化物の表面上の前記窒素含有化合物を除去し、前記シリコン酸化物コーナー構造の表面上に前記トレンチに広がる窒素含有化合物の側壁残留物を形成するステップと、
    マスクとして前記窒素含有化合物の側壁残留物を使用して前記シリコン酸化物および前記ウエハーを下方に継続的にエッチングして、第２トレンチを形成するステップと、
    前記第２トレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、
    前記第１トレンチおよび前記第２トレンチの中にポリシリコンを蒸着するステップと、
    前記窒素含有化合物の側壁残留物を除去するステップと、
    前記第１トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップと、
    を含む方法。
  2. 前記第１トレンチは深さ１〜２μｍであり、前記第２トレンチは深さ１０μｍ以上である、請求項１に記載の方法。
  3. 前記第２トレンチの側壁および底部の上にシリコン酸化物層を形成するステップは、熱酸化プロセスで行われ、形成されたシリコン酸化物層は、少なくとも１０００オングストロームの厚さである、請求項１に記載の方法。
  4. 前記第２トレンチの側壁および底部の上にシリコン酸化物層を形成するステップの後で、前記第１トレンチおよび前記第２トレンチの中にポリシリコンを蒸着するステップより前に、本方法は、Ｎ型イオンとＰ型イオンをそれぞれ前記第２トレンチの中に埋め込んで、Ｎ型リングおよびＰ型リングを前記第２トレンチの底部の周りに形成するステップをさらに含む、請求項１に記載の方法。
  5. 前記窒素含有化合物の側壁残留物を除去するステップより前に、本方法は、前記窒素含有化合物の側壁残留物の下の位置にポリシリコンをエッチングするステップをさらに含む、請求項１に記載の方法。
  6. 前記第１トレンチ内に蒸着によってシリコン酸化物を充填させるステップより前に、本方法は、前記第１トレンチの側壁を酸化させるステップをさらに含む、請求項１に記載の方法。
  7. 前記ウエハーの表面上に幅広上部および幅狭底部を有する第１トレンチを形成するステップより前に、本方法は、ウエハーの表面上にシリコン窒化層を形成するステップを含み、前記ウエハーの表面上の幅広上部および幅狭底部を有する第１トレンチを形成するステップは、前記シリコン窒化層を貫通してエッチングして第１トレンチを形成する、請求項１に記載の方法。
  8. 前記第１トレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップにおいて、酸化温度は８００℃〜９５０℃である、請求項１に記載の方法。
  9. 基板上にエピタキシャルプロセスによってエピタキシャル層をエピタキシャル成長させるステップをさらに含み、前記エピタキシャル層は、前記基板よりも高いドーピング濃度を有し、前記ウエハーの表面上に第１トレンチを形成するステップは、前記エピタキシャル層内に前記第１トレンチを形成する、請求項１に記載の方法。
  10. 前記第１トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップにおいて、前記シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着プロセスを使用して行われる、請求項１に記載の方法。
  11. 前記第１トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップの後で、前記第１トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップより前に、本方法は、化学機械研磨によって前記第１トレンチの外側に露出したシリコン酸化物層を除去するステップをさらに含む、請求項１に記載の方法。
  12. 前記第１トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップの後で、前記第１トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップより前に、本方法は、シリコン酸化物層をシリコン窒化層に研磨するステップをさらに含む、請求項７に記載の方法。
  13. 前記窒素含有化合物の側壁残留物を除去するステップは、エッチング液として濃リン酸を使用して行われる、請求項１に記載の方法。
  14. 前記第１トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップにおいて、前記シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着プロセスを使用して行われる、請求項１に記載の方法。
  15. 前記第１トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップの後に、本方法は、化学機械研磨によって前記第１トレンチの外側に露出した前記シリコン酸化物を平坦化するステップをさらに含む、請求項１に記載の方法。
  16. 前記ウエハーの表面上に幅広上部と幅狭底部とを有する第１トレンチを形成するステップは、エッチング液としてＣＨＣＩ3および／またはＣＨ2ＣＩ2を使用してドライエッチングを行う、請求項１に記載の方法。
  17. 前記第１トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップは、ドライエッチングである、請求項１に記載の方法。
  18. 前記第１トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップは、高濃度プラズマエッチングプロセスを使用して行われる、請求項１に記載の方法。
  19. 幅広上部および幅狭底部を有するボトルマウス構造と、前記ボトルマウス構造から下方に延びるボトル本体構造とを含むトレンチと、
    前記トレンチ内に充填されたシリコン酸化物と、
    前記トレンチ内に配置されて前記シリコン酸化物によって囲まれたポリシリコンと、
    を備えるトレンチ分離構造。
  20. 前記ボトル本体構造の底部の周りにＮ型リングおよびＰ型リングをさらに備え、前記Ｐ型リングは、前記Ｎ型リングの上方に位置する、請求項１９に記載のトレンチ分離構造。
JP2019541255A 2017-07-03 2018-07-03 トレンチ分離構造およびその製造方法 Active JP6839297B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710534677.7 2017-07-03
CN201710534677.7A CN109216256B (zh) 2017-07-03 2017-07-03 沟槽隔离结构及其制造方法
PCT/CN2018/094369 WO2019007347A1 (zh) 2017-07-03 2018-07-03 沟槽隔离结构及其制造方法

Publications (2)

Publication Number Publication Date
JP2020506547A true JP2020506547A (ja) 2020-02-27
JP6839297B2 JP6839297B2 (ja) 2021-03-03

Family

ID=64949724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019541255A Active JP6839297B2 (ja) 2017-07-03 2018-07-03 トレンチ分離構造およびその製造方法

Country Status (4)

Country Link
US (1) US11315824B2 (ja)
JP (1) JP6839297B2 (ja)
CN (1) CN109216256B (ja)
WO (1) WO2019007347A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854061A (zh) * 2019-11-26 2020-02-28 上海华力微电子有限公司 一种提高超浅隔离槽隔离效应的工艺方法
CN113496939A (zh) * 2020-04-03 2021-10-12 无锡华润上华科技有限公司 一种半导体器件及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012647A (ja) 1983-07-01 1985-01-23 Mitsubishi Electric Corp 陰極線管
JPH03215943A (ja) 1990-01-19 1991-09-20 Mitsubishi Electric Corp 半導体集積回路装置
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
JPH10223747A (ja) * 1997-02-06 1998-08-21 Nec Corp 半導体装置の製造方法
US6020230A (en) 1998-04-22 2000-02-01 Texas Instruments-Acer Incorporated Process to fabricate planarized deep-shallow trench isolation having upper and lower portions with oxidized semiconductor trench fill in the upper portion and semiconductor trench fill in the lower portion
US6221785B1 (en) * 1998-09-17 2001-04-24 Winbond Electronics Corporation Method for forming shallow trench isolations
US6667226B2 (en) 2000-12-22 2003-12-23 Texas Instruments Incorporated Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device
US20020179997A1 (en) * 2001-06-05 2002-12-05 International Business Machines Corporation Self-aligned corner Vt enhancement with isolation channel stop by ion implantation
KR20030050199A (ko) * 2001-12-18 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
DE10306318B4 (de) * 2003-02-14 2010-07-22 Infineon Technologies Ag Halbleiter-Schaltungsanordnung mit Grabenisolation und Herstellungsverfahren
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
JP5666135B2 (ja) * 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置
CN201038163Y (zh) * 2007-03-30 2008-03-19 东南大学 沟槽高压p型金属氧化物半导体管
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
CN102097358B (zh) * 2009-12-15 2014-04-16 上海华虹宏力半导体制造有限公司 浅沟隔离槽
CN102024848A (zh) * 2010-11-04 2011-04-20 天津环鑫科技发展有限公司 用于功率器件的沟槽结构及其制造方法
TWI458097B (zh) * 2012-12-12 2014-10-21 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法
CN104409410A (zh) * 2014-11-19 2015-03-11 上海华力微电子有限公司 改善浅沟槽隔离边缘SiC应力性能的方法
CN105789133B (zh) * 2014-12-24 2019-09-20 上海格易电子有限公司 一种闪存存储单元及制作方法

Also Published As

Publication number Publication date
JP6839297B2 (ja) 2021-03-03
US20210287932A1 (en) 2021-09-16
US11315824B2 (en) 2022-04-26
CN109216256B (zh) 2021-01-05
WO2019007347A1 (zh) 2019-01-10
CN109216256A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
US11088253B2 (en) Gate structure of semiconductor device and manufacturing method therefor
CN110518070B (zh) 一种适用于单片集成的碳化硅ldmos器件及其制造方法
KR100385859B1 (ko) 트렌치 게이트 mosfet 전력소자 제조방법
JP5298565B2 (ja) 半導体装置およびその製造方法
US11127840B2 (en) Method for manufacturing isolation structure for LDMOS
WO2012137412A1 (ja) 半導体装置およびその製造方法
JP2010045335A (ja) 半導体基材内に材料層を製造する方法
WO2014008230A1 (en) Sinker with reduced width
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
JP6839297B2 (ja) トレンチ分離構造およびその製造方法
TWI460823B (zh) 製造溝槽式金屬氧化物半導體場效電晶體的方法
CN109216173B (zh) 半导体器件的栅极结构及其制造方法
JP2007258582A (ja) 絶縁ゲート型半導体装置の製造方法
CN210040207U (zh) 一种中高压的构槽式功率金氧半场效晶体管的结构
CN210040206U (zh) 一种新形式的功率金属氧化物半导体场效晶体管
TWI524524B (zh) 功率半導體元件之製法及結構
US20110084332A1 (en) Trench termination structure
CN109216174B (zh) 半导体器件的分裂栅结构及其制造方法
CN109216439B (zh) 具有沟槽内渐变厚度的场板结构的半导体器件的制造方法
KR20100074503A (ko) 트렌치 게이트형 모스트랜지스터의 제조방법
KR100275484B1 (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법
TW201523892A (zh) 溝渠式金氧半p-n接面二極體結構
TW201214533A (en) Semiconductor device and the manufacturing method of the same
TW201351642A (zh) 半導體裝置及其製作方法
CN109755133A (zh) Ldmos晶体管及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210212

R150 Certificate of patent or registration of utility model

Ref document number: 6839297

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250