CN110854061A - 一种提高超浅隔离槽隔离效应的工艺方法 - Google Patents

一种提高超浅隔离槽隔离效应的工艺方法 Download PDF

Info

Publication number
CN110854061A
CN110854061A CN201911173046.2A CN201911173046A CN110854061A CN 110854061 A CN110854061 A CN 110854061A CN 201911173046 A CN201911173046 A CN 201911173046A CN 110854061 A CN110854061 A CN 110854061A
Authority
CN
China
Prior art keywords
groove
ultra
isolation
improving
shallow
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911173046.2A
Other languages
English (en)
Inventor
巨晓华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201911173046.2A priority Critical patent/CN110854061A/zh
Publication of CN110854061A publication Critical patent/CN110854061A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种提高超浅隔离槽隔离效应的工艺方法,提供衬底,在衬底上形成p阱;刻蚀所述p阱,形成用作STI区的第一凹槽;在第一凹槽底部继续刻蚀p阱,形成宽度和深度均远小于第一凹槽宽度和深度的第二凹槽;在第二凹槽周围的所述p阱中进行离子注入,形成用于隔离有源区的离子注入区。本发明针对超浅隔离槽,在不增加光罩的基础上,成功引入双重浅隔离槽,不但没有增加超浅隔离槽深度,而成功的增加有源区与有源区之间的击穿电压。

Description

一种提高超浅隔离槽隔离效应的工艺方法
技术领域
本发明涉及半导体制造领域,特别是涉及一种提高超浅隔离槽隔离效应的工艺方法。
背景技术
现有的超浅隔离槽的隔离效应有三种,第一、对于STI深度小于3000A高压制程,(源/漏)S/D到阱的结(junction)和有源区AA到有源区AA的隔离(isolation)都有高压要求。第二、如图1所示,在不影响结击穿电压(junction Bv)的情况下,需额外的在浅沟槽隔离区STI的底部进行离子注入(IMP)来满足有源区AA到有源区AA的隔离要求。第三、随着设计规则(design rule)及工艺的更新,有源区AA到有源区AA的距离(space)逐步在缩小,有源区AA的有效隔离和结(junction)将无法兼顾。如图2所示,阱区的离子浓度太大会导致结击穿;如图3所示,若阱区离子浓度减小会导致耗尽区离得近,从而发生导通。
因此,需要提出一种新的提高超浅隔离槽隔离效应的工艺方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种提高超浅隔离槽隔离效应的工艺方法,用于解决现有技术中超浅隔离槽隔离效应的工艺中有源区之间的有效隔离与pwell-源/漏结不击穿,二者不能兼顾的问题。
为实现上述目的及其他相关目的,本发明提供一种提高超浅隔离槽隔离效应的工艺方法,该方法至少包括以下步骤:步骤一、提供衬底,在所述衬底上形成p阱;步骤二、刻蚀所述p阱,形成用作STI区的第一凹槽;步骤三、在所述第一凹槽底部继续刻蚀所述p阱,形成宽度和深度均远小于所述第一凹槽宽度和深度的第二凹槽;步骤四、在所述第二凹槽周围的所述p阱中进行离子注入,形成用于隔离有源区的离子注入区。
优选地,步骤二中形成用作STI区的第一凹槽的步骤包括:在所述衬底上悬涂光阻,依次经曝光和显影形成第一光阻图形;之后沿所述第一光阻图形刻蚀所述p阱,形成所述第一凹槽。
优选地,步骤三中形成所述第二凹槽的步骤包括:在所述衬底上悬涂光阻,经过曝光和显影,形成第二光阻图形,沿所述第二光阻图形刻蚀所述p阱的底部。
优选地,步骤四中在所述第二凹槽周围的所述p阱中注入的离子为硼离子。
优选地,该方法还包括步骤五、在所述第一、第二凹槽中填充隔离材料形成所述STI区,同时在所述衬底上的非STI区形成有源区。
优选地,在所述第一、第二凹槽中填充的隔离材料为二氧化硅。
优选地,该方法还包括步骤六、在所述有源区上形成源漏极。
优选地,所述有源区与有源区之间的击穿电压提高3~5V。
优选地,步骤二中形成的所述第一凹槽的深度小于3000A。
优选地,该工艺方法用于高压制程中。
如上所述,本发明的提高超浅隔离槽隔离效应的工艺方法,具有以下有益效果:本发明针对超浅隔离槽,在不增加光罩的基础上,成功引入双重浅隔离槽,不但没有增加超浅隔离槽深度,而成功的增加有源区与有源区之间的击穿电压。
附图说明
图1显示为现有技术中额外增加STI区底部的离子注入结构示意图;
图2显示为现有技术中阱区的离子浓度太大导致结击穿的结构示意图;
图3显示为现有技术中阱区离子浓度减小导致耗尽区接近并发生导通的结构示意图;
图4显示为本发明的提高超浅隔离槽隔离效应的工艺方法流程示意图;
图5显示为本发明的提高超浅隔离槽隔离效应的工艺方法中形成第一凹槽的结构示意图;
图6显示为本发明的提高超浅隔离槽隔离效应的工艺方法中形成第二凹槽的结构示意图;
图7显示为本发明中在第二凹槽周围形成离子注入区的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图7。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明提供一种提高超浅隔离槽隔离效应的工艺方法,如图4所示,图4显示为本发明的提高超浅隔离槽隔离效应的工艺方法流程示意图。该方法在本实施中包括以下步骤:
步骤一、提供衬底,在所述衬底上形成p阱;如图5所示,图5显示为本发明的提高超浅隔离槽隔离效应的工艺方法中形成第一凹槽的结构示意图。该步骤中在所述衬底上形成p阱01。
步骤二、如图5所示,刻蚀所述p阱01,形成用作STI区(浅沟槽隔离区)的第一凹槽03;本发明进一步地,步骤二中形成用作STI区的第一凹槽的步骤包括:在所述衬底上悬涂光阻,依次经曝光和显影形成第一光阻图形;之后沿所述第一光阻图形刻蚀所述p阱01,形成所述第一凹槽03。所述第一凹槽03的纵截面形状为如图5所示的倒梯形,后续工艺中在所述第一凹槽中填充隔离材料,将有源区与有源区之间隔离开来。并且本实施例中,步骤二中形成的所述第一凹槽的深度小于3000A。本发明针对高压制程(在源漏极施加高电压),形成所述第一凹槽的深度小于3000A的浅沟槽,在解决有源区之间隔离问题的基础上不增加浅沟槽的深度。
步骤三、如图6所示,图6显示为本发明的提高超浅隔离槽隔离效应的工艺方法中形成第二凹槽的结构示意图。该步骤中在所述第一凹槽03底部继续刻蚀所述p阱01,形成宽度和深度均远小于所述第一凹槽03宽度和深度的第二凹槽04;本发明进一步地,步骤三中形成所述第二凹槽04的步骤包括:在所述衬底上悬涂光阻,经过曝光和显影,形成第二光阻图形,沿所述第二光阻图形刻蚀所述p阱的底部,形成所述第二凹槽04。由于本发明基本不增加浅沟槽隔离区域的深度,因此,该步骤中形成的所述第二凹槽04的宽度和深度均远小于所述第一凹槽03的宽度和深度。
步骤四、如图7所示,图7显示为本发明中在第二凹槽周围形成离子注入区的结构示意图。该步骤在所述第二凹槽04周围的所述p阱01中进行离子注入,形成用于隔离有源区的离子注入区05。本发明进一步地,步骤四中在所述第二凹槽04周围的所述p阱中注入的离子为硼离子,该步骤中在所述第二凹槽04的周围进行的所述硼离子的注入,包括在所述第二凹槽的侧壁和底部进行硼离子注入。
本发明进一步地,该方法还包括步骤五、在所述第一、第二凹槽中填充隔离材料形成所述STI区(浅沟槽隔离区),同时在所述衬底上的非STI区形成有源区,在形成所述STI区的同时将有源区与有源区隔离出来。更进一步地,在所述第一、第二凹槽中填充的隔离材料为二氧化硅。
本发明进一步地,该方法还包括步骤六、在所述有源区上形成源/漏极。采用本发明的提高超浅沟槽隔离效应的工艺方法,使得所述有源区与有源区之间的击穿电压提高3~5V。本发明进一步地,本发明的该工艺方法用于高压制程中,即源漏极施加高电压的制程工艺中。
综上所述,本发明针对超浅隔离槽,在不增加光罩的基础上,成功引入双重浅隔离槽,不但没有增加超浅隔离槽深度,而成功的增加有源区与有源区之间的击穿电压。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种提高超浅隔离槽隔离效应的工艺方法,其特征在于,该方法至少包括以下步骤:
步骤一、提供衬底,在所述衬底上形成p阱;
步骤二、刻蚀所述p阱,形成用作STI区的第一凹槽;
步骤三、在所述第一凹槽底部继续刻蚀所述p阱,形成宽度和深度均远小于所述第一凹槽宽度和深度的第二凹槽;
步骤四、在所述第二凹槽周围的所述p阱中进行离子注入,形成用于隔离有源区的离子注入区。
2.根据权利要求1所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:步骤二中形成用作STI区的第一凹槽的步骤包括:在所述衬底上悬涂光阻,依次经曝光和显影形成第一光阻图形;之后沿所述第一光阻图形刻蚀所述p阱,形成所述第一凹槽。
3.根据权利要求2所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:步骤三中形成所述第二凹槽的步骤包括:在所述衬底上悬涂光阻,经过曝光和显影,形成第二光阻图形,沿所述第二光阻图形刻蚀所述p阱的底部。
4.根据权利要求1所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:步骤四中在所述第二凹槽周围的所述p阱中注入的离子为硼离子。
5.根据权利要求1所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:该方法还包括步骤五、在所述第一、第二凹槽中填充隔离材料形成所述STI区,同时在所述衬底上的非STI区形成有源区。
6.根据权利要求5所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:在所述第一、第二凹槽中填充的隔离材料为二氧化硅。
7.根据权利要求6所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:该方法还包括步骤六、在所述有源区上形成源漏极。
8.根据权利要求7所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:所述有源区与有源区之间的击穿电压提高3~5V。
9.根据权利要求1所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:步骤二中形成的所述第一凹槽的深度小于3000A。
10.根据权利要求1所述的提高超浅隔离槽隔离效应的工艺方法,其特征在于:该工艺方法用于高压制程中。
CN201911173046.2A 2019-11-26 2019-11-26 一种提高超浅隔离槽隔离效应的工艺方法 Pending CN110854061A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911173046.2A CN110854061A (zh) 2019-11-26 2019-11-26 一种提高超浅隔离槽隔离效应的工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911173046.2A CN110854061A (zh) 2019-11-26 2019-11-26 一种提高超浅隔离槽隔离效应的工艺方法

Publications (1)

Publication Number Publication Date
CN110854061A true CN110854061A (zh) 2020-02-28

Family

ID=69604885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911173046.2A Pending CN110854061A (zh) 2019-11-26 2019-11-26 一种提高超浅隔离槽隔离效应的工艺方法

Country Status (1)

Country Link
CN (1) CN110854061A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030013309A1 (en) * 2001-07-13 2003-01-16 Jigish Trivedi Dual depth trench isolation
CN108922872A (zh) * 2018-07-09 2018-11-30 盛世瑶兰(深圳)科技有限公司 一种功率器件芯片及其制作方法
CN109216256A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 沟槽隔离结构及其制造方法
CN109216257A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 Ldmos的隔离结构的制造方法
CN109273535A (zh) * 2018-10-08 2019-01-25 深圳市南硕明泰科技有限公司 一种二极管芯片及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030013309A1 (en) * 2001-07-13 2003-01-16 Jigish Trivedi Dual depth trench isolation
CN109216256A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 沟槽隔离结构及其制造方法
CN109216257A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 Ldmos的隔离结构的制造方法
CN108922872A (zh) * 2018-07-09 2018-11-30 盛世瑶兰(深圳)科技有限公司 一种功率器件芯片及其制作方法
CN109273535A (zh) * 2018-10-08 2019-01-25 深圳市南硕明泰科技有限公司 一种二极管芯片及其制造方法

Similar Documents

Publication Publication Date Title
US9559180B2 (en) Semiconductor device and method of manufacturing the same
US9490315B2 (en) Power semiconductor device and method of fabricating the same and cutoff ring
CN111341729A (zh) 半导体装置及其制造方法
CN110854061A (zh) 一种提高超浅隔离槽隔离效应的工艺方法
US20070170497A1 (en) Semiconductor device and method for manufacturing the same
TW201312745A (zh) 絕緣體的製作方法
CN107275400B (zh) 半导体结构及其形成方法
US8859373B2 (en) High voltage device and manufacturing method thereof
US20240113186A1 (en) Trench FET Device and Method of Manufacturing Trench FET Device
CN103730405B (zh) Soi结构及其制作方法
CN104167384A (zh) 消除浅沟槽隔离凹坑的方法
US20230069801A1 (en) Metal Gate Structure of High-Voltage Device and Method for Making the Same
CN114420690B (zh) Esd保护结构及其制备方法
TWI578538B (zh) 半導體結構
CN107301952B (zh) 一种平面功率器件中栅极场板与源极和漏极的自对准方法
US20220384193A1 (en) Method for forming finfet super well
KR20060105160A (ko) 반도체 소자의 형성방법
CN103855034A (zh) Mos栅极器件的制造方法
CN108630754B (zh) 高压元件
CN104752206B (zh) Trench MOS器件的制造方法及结构
CN105789051A (zh) 一种ldmos晶体管及制作方法
CN117153788A (zh) 去除因化学机械研磨产生的残留的方法
TW201330173A (zh) 隔離區的形成方法及其結構
CN104465488A (zh) 形成浅槽功率器件保护环的方法
TWI451574B (zh) 高壓元件及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200228