CN104465488A - 形成浅槽功率器件保护环的方法 - Google Patents

形成浅槽功率器件保护环的方法 Download PDF

Info

Publication number
CN104465488A
CN104465488A CN201410844111.0A CN201410844111A CN104465488A CN 104465488 A CN104465488 A CN 104465488A CN 201410844111 A CN201410844111 A CN 201410844111A CN 104465488 A CN104465488 A CN 104465488A
Authority
CN
China
Prior art keywords
shallow slot
semiconductor substrate
power device
area
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410844111.0A
Other languages
English (en)
Inventor
吴亚贞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410844111.0A priority Critical patent/CN104465488A/zh
Publication of CN104465488A publication Critical patent/CN104465488A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的形成浅槽功率器件保护环的方法中，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；分别在所述第一区域和所述第二区域中形成第一浅槽和第二浅槽，所述第二浅槽的宽度大于所述第一浅槽的宽度；沉积多晶硅层，所述多晶硅层填充所述第一浅槽，并覆盖所述半导体衬底以及所述第二浅槽的侧壁以及底部；刻蚀所述多晶硅层，去除所述第二浅槽的底部的所述多晶硅层，并露出所述半导体衬底；以及进行离子注入，在所述半导体衬底表面形成第一掺杂阱区，并在所述第二浅槽底部形成第二掺杂阱区。本发明中，在相同的工艺步骤中同时形成器件区的掺杂区和器件外围的保护环，减少额外的工艺流程。

Description

形成浅槽功率器件保护环的方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种形成浅槽功率器件保护环的方法。
背景技术
随着微电子技术的迅速发展，集成电路的研究与应用已经进入了片上系统时代。单芯片的集成度和操作频率越来越高，集成度已经达到了每片芯片中晶体管的数量的数量级上亿，并且还在不断提高。参考图1所示，在器件1的外围会形成多个保护环，即图1中的第一掺杂区2、第二掺杂区2’、第三掺杂区2”，形成的多个保护环的下方半导体衬底中，电场的分布较为平缓，如图1中的虚线所示，从而提高器件的击穿电压
然而，现有技术中，通常在器件的外需要一次单独的光刻工艺，再经过离子注入过程形成多个保护环，单独的光刻工艺会增加额外的工艺流程，增加产生的成本。
发明内容
本发明的目的在于，提供一种形成浅槽功率器件保护环的方法，在器件外围区形成掺杂区保护环，并且不增加额外的工艺流程。
为解决上述技术问题，本发明提供一种形成浅槽功率器件保护环的方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
分别在所述第一区域和所述第二区域中形成第一浅槽和第二浅槽，所述第二浅槽的宽度大于所述第一浅槽的宽度；
沉积多晶硅层，所述多晶硅层填充所述第一浅槽，并覆盖所述半导体衬底以及所述第二浅槽的侧壁以及底部；
刻蚀所述多晶硅层，去除所述第二浅槽的底部的所述多晶硅层，并露出所述半导体衬底；以及
进行离子注入，在所述半导体衬底表面形成第一掺杂阱区，并在所述第二浅槽底部形成第二掺杂阱区。
可选的，所述第一区域包括至少两个所述第一浅槽。
可选的，所述第一浅槽的个数为三个。
可选的，所述第二区域包括至少两个所述第二浅槽。
可选的，所述第二浅槽的个数为两个。
可选的，对所述半导体衬底进行P型离子注入。
可选的，离子注入之后进行一快速热退火过程。
可选的，进行离子注入之后沉积一介质层，所述介质层填充所述第二浅槽，并覆盖所述半导体衬底。
可选的，对所述介质层进行选择性刻蚀，去除所述第一区域中的所述第一掺杂阱区上的部分所述介质层。
可选的，所述介质层为氧化硅。
可选的，所述第一区域位于所述半导体衬底的中心区域，所述第二区域位于所述半导体衬底的边缘区域。
可选的，所述第二浅槽为环形，并围绕在所述第一浅槽的周围。
与现有技术相比，本发明形成浅槽功率器件保护环的方法，提供半导体衬底，所述半导体衬底包括第一区域和第二区域；分别在所述第一区域和所述第二区域中形成第一浅槽和第二浅槽，所述第二浅槽的宽度大于所述第一浅槽的宽度；沉积多晶硅层，所述多晶硅层填充所述第一浅槽，并覆盖所述半导体衬底以及所述第二浅槽的侧壁以及底部；刻蚀所述多晶硅层，去除所述第二浅槽的底部的所述多晶硅层，并露出所述半导体衬底；以及进行离子注入，在所述半导体衬底表面形成第一掺杂阱区，并在所述第二浅槽底部形成第二掺杂阱区。本发明中，在相同的工艺步骤中同时形成器件区的掺杂区和器件外围的保护环，减少额外的工艺流程。
附图说明
图1为现有技术中形成功率器件保护环的器件结构的剖面示意图；
图2为本发明形成浅槽功率器件保护环方法的流程图；
图3a-图3g为本发明形成浅槽功率器件保护环方法各步骤对应的器件结构的局部的剖面示意图。
具体实施方式
下面将结合示意图对本发明的形成浅槽功率器件保护环的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供半导体衬底，所述半导体衬底包括第一区域和第二区域；分别在所述第一区域和所述第二区域中形成第一浅槽和第二浅槽，所述第二浅槽的宽度大于所述第一浅槽的宽度；沉积多晶硅层，所述多晶硅层填充所述第一浅槽，并覆盖所述半导体衬底以及所述第二浅槽的侧壁以及底部；刻蚀所述多晶硅层，去除所述第二浅槽的底部的所述多晶硅层，并露出所述半导体衬底；以及进行离子注入，在所述半导体衬底表面以及所述第二浅槽底部形成掺杂阱区。本发明中，在相同的工艺步骤中同时形成器件区的掺杂区和器件外围的保护环，减少额外的工艺流程。
以下结合本发明的形成浅槽功率器件保护环的方法的流程图参考图2所示，并结合图3至图3g进行具体说明。
执行步骤S1，参考图3a所示，提供半导体衬底10，所述半导体衬底10包括第一区域20和第二区域30。所述第一区域20为器件区，用于形成器件单元，实现不同的器件功能，所述第一区域20中包括有源区、掺杂区等，在此不作赘述。所述第二区域30用于制备掺杂区的保护环，实现对器件区的保护功能。一般的，所述第一区域20位于所述半导体衬底10的中心区域，而所述第二区域30位于半导体衬底10的边缘区域。本领域技术人员可以理解的是，图3a为半导体器件结构的局部剖面图，所述半导体衬底10中包括对称设置的所述第一区域20和第二区域30，即所述第二区域30围绕在所述第一区域20的外围。
执行步骤S2，参考图3b所示，在所述半导体衬底10上形成光阻，经过曝光显影过程形成图形化的光阻，以图形化的光阻为掩膜对所述半导体衬底10进行刻蚀，分别在所述第一区域20和所述第二区域30中形成第一浅槽21和第二浅槽31。在本实施例中，所述第一区域20中至少形成两个所述第一浅槽21，优选的，形成三个所述第一浅槽21，所述第二区域30中至少形成两个所述第二浅槽31，优选的，形成两个所述第二浅槽31，其具体的个数可以根据工艺需要进行选择。可以理解的是，所述第二浅槽31为围绕在所述第一浅槽21周围的环形结构。在本实施例中，所述第二浅槽31的宽度大于所述第一浅槽21的宽度，使得在后续形成多晶硅层的过程中，在所述第二浅槽31中不会填充满多晶硅层，可以后续在所述第二浅槽31底部的半导体衬底中形成掺杂区。
执行步骤S3，参考图3c所示，沉积多晶硅层40，可以理解的是，所述多晶硅层40填充所述第一浅槽21，并覆盖所述半导体衬底10的表面以及所述第二浅槽31的侧壁和底部。在本实施例中，由于第二浅槽31的宽度大于第一浅槽21的宽度，使得形成多晶硅层40时，第二浅槽31仅在在侧壁以及底部形成多晶硅层40，而不会填充满整个第二浅槽31。
执行步骤S4，参考图3d所示，采用干法工艺刻蚀所述多晶硅层40，去除所述半导体衬底10表面上的所述多晶硅层40，同时去除所述第二浅槽31底部的所述多晶硅层40，露出所述半导体衬底10。在所述第二浅槽31中仅保留了侧壁上的多晶硅层40，露出底部的半导体衬底10，用于形成功率器件的保护环。
执行步骤S5，参考图3e所示，对所述半导体衬底10进行离子注入过程，在所述半导体衬底10的所述第一区域20的表面以及所述第二区域30的表面形成第一掺杂阱区50，并在所述第二浅槽31底部形成第二掺杂阱区51。较佳的，进行P型离子注入过程，形成P型掺杂阱区。所述第一掺杂阱区50在所述第一区域20用于形成器件区，而所述第二掺杂阱区51在所述第二区域30用于形成保护环，在形成的器件外围区域形成的保护环，可以理解的是，所述第二掺杂阱区51可以调节所述半导体衬底10中的电场分布，使得形成的电场为缓变电场，不会形成尖锐的突变，从而提高击穿电压。
一般的，在进行离子注入过程之后，对所述半导体衬底10采用快速热退火过程，使得注入的掺杂离子激活。
较佳的，执行步骤S6，参考图3f所示，在进行离子注入工艺过程之后，还沉积一介质层60，所述介质层60覆盖所述半导体衬底10，并且填充所述第二浅槽31剩余的部分。在本实施中，所述介质层60为氧化硅。
之后，执行步骤S7，参考图3g，在所述介质层60上形成光阻，经过曝光显影等过程，形成图形化的光阻，以图形化的光阻为掩膜对所述介质层60进行刻蚀，去除所述第一区域20中所述第一掺杂阱区50上的部分介质层，形成通孔70，所述通孔70用于后续形成金属互连线。
综上所述，本发明中，在相同的工艺步骤中同时形成器件区的掺杂区和器件外围的保护环，调节器件内部的电场分布，提高器件内部的击穿电压，因而不需要增加额外的工艺流程，可以节省生产成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种形成浅槽功率器件保护环的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
分别在所述第一区域和所述第二区域中形成第一浅槽和第二浅槽，所述第二浅槽的宽度大于所述第一浅槽的宽度；
沉积多晶硅层，所述多晶硅层填充所述第一浅槽，并覆盖所述半导体衬底以及所述第二浅槽的侧壁以及底部；
刻蚀所述多晶硅层，去除所述第二浅槽的底部的所述多晶硅层，并露出所述半导体衬底；以及
进行离子注入，在所述半导体衬底表面形成第一掺杂阱区，并在所述第二浅槽底部形成第二掺杂阱区。
2.如权利要求1所述的形成浅槽功率器件保护环的方法，其特征在于，所述第一区域包括至少两个所述第一浅槽。
3.如权利要求2所述的形成浅槽功率器件保护环的方法，其特征在于，所述第一浅槽的个数为三个。
4.如权利要求1所述的形成浅槽功率器件保护环的方法，其特征在于，所述第二区域包括至少两个所述第二浅槽。
5.如权利要求4所述的形成浅槽功率器件保护环的方法，其特征在于，所述第二浅槽的个数为两个。
6.如权利要求1所述的形成浅槽功率器件保护环的方法，其特征在于，对所述半导体衬底进行P型离子注入。
7.如权利要求6所述的形成浅槽功率器件保护环的方法，其特征在于，离子注入之后进行一快速热退火过程。
8.如权利要求1所述的形成浅槽功率器件保护环的方法，其特征在于，进行离子注入之后沉积一介质层，所述介质层填充所述第二浅槽，并覆盖所述半导体衬底。
9.如权利要求8所述的形成浅槽功率器件保护环的方法，其特征在于，对所述介质层进行选择性刻蚀，去除所述第一区域中的所述第一掺杂阱区上的部分所述介质层。
10.如权利要求8所述的形成浅槽功率器件保护环的方法，其特征在于，所述介质层为氧化硅。
11.如权利要求1-10任意一项所述的形成浅槽功率器件保护环的方法，其特征在于，所述第一区域位于所述半导体衬底的中心区域，所述第二区域位于所述半导体衬底的边缘区域。
12.如权利要求1-10任意一项所述的形成浅槽功率器件保护环的方法，其特征在于，所述第二浅槽为环形，并围绕在所述第一浅槽的周围。
CN201410844111.0A 2014-12-25 2014-12-25 形成浅槽功率器件保护环的方法 Pending CN104465488A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410844111.0A CN104465488A (zh) 2014-12-25 2014-12-25 形成浅槽功率器件保护环的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410844111.0A CN104465488A (zh) 2014-12-25 2014-12-25 形成浅槽功率器件保护环的方法

Publications (1)

Publication Number Publication Date
CN104465488A true CN104465488A (zh) 2015-03-25

Family

ID=52911330

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410844111.0A Pending CN104465488A (zh) 2014-12-25 2014-12-25 形成浅槽功率器件保护环的方法

Country Status (1)

Country Link
CN (1) CN104465488A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957218A (zh) * 2018-09-26 2020-04-03 无锡华润微电子有限公司 半导体元器件的制造方法及半导体元器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243717A (ja) * 2004-02-24 2005-09-08 Sanyo Electric Co Ltd 半導体装置
CN101807574A (zh) * 2010-03-30 2010-08-18 无锡新洁能功率半导体有限公司 一种沟槽型功率mos器件及其制造方法
CN102832234A (zh) * 2012-09-10 2012-12-19 张家港凯思半导体有限公司 一种沟槽型半导体功率器件及其制造方法和终端保护结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243717A (ja) * 2004-02-24 2005-09-08 Sanyo Electric Co Ltd 半導体装置
CN101807574A (zh) * 2010-03-30 2010-08-18 无锡新洁能功率半导体有限公司 一种沟槽型功率mos器件及其制造方法
CN102832234A (zh) * 2012-09-10 2012-12-19 张家港凯思半导体有限公司 一种沟槽型半导体功率器件及其制造方法和终端保护结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957218A (zh) * 2018-09-26 2020-04-03 无锡华润微电子有限公司 半导体元器件的制造方法及半导体元器件
CN110957218B (zh) * 2018-09-26 2023-09-26 无锡华润微电子有限公司 半导体元器件的制造方法及半导体元器件

Similar Documents

Publication Publication Date Title
US9263516B1 (en) Product comprised of FinFET devices with single diffusion break isolation structures
US8753940B1 (en) Methods of forming isolation structures and fins on a FinFET semiconductor device
US9236374B2 (en) Fin contacted electrostatic discharge (ESD) devices with improved heat distribution
US9324799B2 (en) FinFET structures having uniform channel size and methods of fabrication
US10515866B2 (en) Systems and methods to enhance passivation integrity
CN107845578A (zh) 形成垂直晶体管装置的方法
CN102592967B (zh) 半导体组件及其制造方法
CN102945842A (zh) 对准标记及其制造方法
CN105470295A (zh) 鳍状结构及其制造方法
CN104733299B (zh) 交错地形成镍硅和镍锗结构
US10586736B2 (en) Hybrid fin cut with improved fin profiles
US9490315B2 (en) Power semiconductor device and method of fabricating the same and cutoff ring
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
US20160314978A1 (en) Spacer Enabled Poly Gate
TW201729292A (zh) 半導體元件及其製造方法
CN101339902B (zh) 高压半导体器件及其制造方法
CN104465488A (zh) 形成浅槽功率器件保护环的方法
CN116646252A (zh) 超级结器件的制造方法、超级结器件、芯片和电路
CN103839769A (zh) 形成图案的方法
CN102437089A (zh) 一种铜后道互连工艺
CN104600034A (zh) 嵌入式闪存的制备方法
US20160240663A1 (en) Semiconductor device and method for fabricating the same
CN102194684B (zh) 栅极介质层制造方法
CN106033722B (zh) 基于cmos制造工艺的齐纳管的制造方法
CN103377939B (zh) 沟槽式功率半导体结构的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150325

RJ01 Rejection of invention patent application after publication