CN115148796A - 分离栅结构的半导体器件及其制造方法 - Google Patents

分离栅结构的半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及一种分离栅结构的半导体器件及其制造方法，所述方法包括：获取形成有沟槽的基底；在所述内表面形成槽壁氧化隔离介质，然后向所述沟槽内填充分离栅材料，形成分离栅；在所述分离栅上形成第一氧化隔离介质；在所述第一氧化隔离介质上形成硅氮化物隔离介质；在所述沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质；在所述第二氧化隔离介质上形成控制栅。本发明的分离栅和控制栅之间的隔离结构为第一氧化隔离介质+硅氮化物隔离介质+第二氧化隔离介质的多介质结构，相对于采用单一的氧化层介质的方案，栅源耐压更高。

Description

分离栅结构的半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种分离栅结构的半导体器件，还涉及一种分离栅结构的半导体器件的控制方法。
背景技术
沟槽型VDMOS产品是较为广泛应用的功率器件，自分离栅器件结构提出至实现，由于分离栅结构低阻低栅电容等优势，中低压普通沟槽型VDMOS产品渐有被沟槽分离栅VDMOS器件替代的趋势。对于分离栅结构，隔离控制栅和分离栅的氧化层(隔离氧化层)对器件电性影响至关重要。
发明内容
基于此，有必要提供一种具有新型的分离栅隔离结构，能够获得较高的栅源耐压的分离栅结构的半导体器件及其制造方法。
一种分离栅结构的半导体器件的制造方法，包括：获取形成有沟槽的基底；在所述内表面形成槽壁氧化隔离介质，然后向所述沟槽内填充分离栅材料，形成分离栅；在所述分离栅上形成第一氧化隔离介质；在所述第一氧化隔离介质上形成硅氮化物隔离介质；在所述沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质；在所述第二氧化隔离介质上形成控制栅。
上述分离栅结构的半导体器件的制造方法，各氧化层介质之间的厚度相互之间基本不会在制造时相互影响，有利于准确地控制氧化层介质的厚度。并且分离栅和控制栅之间的隔离结构为第一氧化隔离介质+硅氮化物隔离介质+第二氧化隔离介质的多介质结构，相对于采用单一的氧化层介质的方案，栅源耐压更高。
在其中一个实施例中，所述形成分离栅的步骤包括刻蚀所述分离栅材料至所需的分离栅高度；所述在所述内表面形成槽壁氧化隔离介质的步骤包括热氧化生长所述槽壁氧化隔离介质，所述刻蚀所述分离栅材料的步骤之后、所述在所述分离栅上形成第一氧化隔离介质的步骤之前，还包括湿法腐蚀所述槽壁氧化隔离介质，从而去除所述分离栅上方的沟槽侧壁上的槽壁氧化隔离介质的步骤；所述湿法腐蚀所述槽壁氧化隔离介质的步骤之后、所述在所述第一氧化隔离介质上形成硅氮化物隔离介质之前，还包括热氧化生长氧化层的步骤；所述在所述沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质的步骤包括：淀积第二氧化隔离介质；湿法腐蚀淀积的第二氧化隔离介质至所需的厚度。
在其中一个实施例中，所述湿法腐蚀淀积的第二氧化隔离介质至所需的第二氧化隔离介质厚度的步骤之后、所述在所述第二氧化隔离介质上形成控制栅的步骤之前，还包括：湿法腐蚀所述硅氮化物隔离介质和热氧化生长的所述氧化层；通过热氧化在所述硅氮化物隔离介质上方的沟槽侧壁形成栅氧层。
在其中一个实施例中，所述在所述第二氧化隔离介质上形成控制栅的步骤之后，还包括形成阱区和源区的步骤；所述阱区具有第二导电类型，所述源区具有第一导电类型，所述阱区形成于所述控制栅的两侧，所述源区形成于所述沟槽外，所述源区包括第一区域和第二区域，所述第一区域形成于所述阱区的表面，所述第二区域贴近所述沟槽的侧壁设置，且所述第一区域的深度小于所述第二区域，所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述形成源区的步骤包括倾斜注入第一导电类型的离子。
在其中一个实施例中，所述半导体器件是垂直双扩散金属氧化物半导体场效应晶体管，所述方法还包括在所述基底的背面形成漏区的步骤。
在其中一个实施例中，所述形成阱区和源区的步骤之后，还包括：在所述控制栅上和所述基底上淀积形成层间介质；形成接触孔，并向所述接触孔内填充导电材料；所述接触孔向下穿过所述层间介质并伸入源区。
在其中一个实施例中，所述形成接触孔的步骤之后、所述填充导电材料的步骤之前，还包括在所述阱区内、所述源区底部形成第二导电类型掺杂区的步骤。
一种分离栅结构的半导体器件，包括：基底，所述基底的第一表面开设有沟槽；槽壁氧化隔离介质，设于所述沟槽的内表面；分离栅，设于所述沟槽底部未填充所述槽壁氧化隔离介质的位置；控制栅，设于所述沟槽上部；隔离结构，设于所述分离栅和控制栅之间，包括设于所述分离栅上的第一氧化隔离介质、靠近所述控制栅设置的第二氧化隔离介质、以及设于所述第一氧化隔离介质和第二氧化隔离介质之间的硅氮化物隔离介质。
在其中一个实施例中，所述硅氮化物隔离介质设于所述第二氧化隔离介质的底部和侧面。
在其中一个实施例中，还包括：阱区，形成于所述沟槽外、所述控制栅的两侧；源区，具有第一导电类型，形成于所述沟槽外，包括第一区域和第二区域，所述第一区域形成于所述阱区的表面，所述第二区域贴近所述沟槽的侧壁设置，且所述第一区域的深度小于所述第二区域；所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述控制栅的顶部低于所述沟槽的顶部，从而使所述源区和所述控制栅形成高度差。
在其中一个实施例中，所述器件还包括：层间介质，设于所述基底和控制栅上；源电极，设于所述层间介质上，所述源电极通过接触孔内填充的导电材料电性连接所述源区，所述接触孔向下穿过所述层间介质伸入所述源区。
在其中一个实施例中，所述器件还包括第二导电类型掺杂区，所述第二导电类型掺杂区设于所述阱区内、所述源区底部；所述接触孔向下穿过所述源区伸入所述第二导电类型掺杂区中。
在其中一个实施例中，所述半导体器件是垂直双扩散金属氧化物半导体场效应晶体管，半导体器件还包括设于所述基底的第二表面的漏极，所述第二表面是所述第一表面的相对面。
在其中一个实施例中，所述基底包括衬底和外延层，所述第一表面为所述外延层的表面。
在其中一个实施例中，所述第一导电类型是N型，所述第二导电类型是P型。
上述分离栅结构的半导体器件，分离栅和控制栅之间的隔离结构为第一氧化隔离介质+硅氮化物隔离介质+第二氧化隔离介质的多介质结构，相对于采用单一的氧化层介质的方案，栅源耐压更高。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一实施例中分离栅结构半导体器件的剖面示意图；
图2是一实施例中分离栅结构半导体器件的制造方法的流程图；
图3a-3i是一实施例中分离栅结构半导体器件在制造过程中各阶段的剖面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
隔离控制栅和分离栅的氧化层(隔离氧化层)对器件电性影响至关重要，太薄时，容易栅氧击穿，太厚时，使得漂移区不能全耗尽，导致器件漏电大。示例性的隔离氧化层的实现方式有：(a)薄热氧化层+CVD(化学气相淀积)；(b)热氧化层。采用(a)方式可以实现可控范围较大隔离氧化层厚度，但工艺复杂度高；(b)方式的工艺复杂度低，但隔离氧化层厚度与栅氧化层厚度关联。
本申请提出了一种采用多介质隔离的方式的沟槽分离栅结构半导体器件及其制造方法。所述分离栅结构半导体器件包括：
基底，所述基底的第一表面开设有沟槽；
槽壁氧化隔离介质，设于所述沟槽的内表面；
分离栅，设于所述沟槽底部未填充所述槽壁氧化隔离介质的位置；
控制栅，设于所述沟槽上部；
隔离结构，设于所述分离栅和控制栅之间，包括设于所述分离栅上的第一氧化隔离介质、靠近所述控制栅设置的第二氧化隔离介质、设于所述第一氧化隔离介质和第二氧化隔离介质之间的硅氮化物隔离介质。
上述分离栅结构的半导体器件，分离栅和控制栅之间的隔离结构为第一氧化隔离介质+硅氮化物隔离介质+第二氧化隔离介质的多介质结构，相对于采用单一的氧化层介质的方案，栅源耐压更高。
图1是一实施例中分离栅结构半导体器件的剖面示意图。在该实施例中，基底包括衬底110和外延层120，沟槽从外延层120的表面向下开设。分离栅152与控制栅154之间的隔离结构140包括第一氧化隔离介质142、硅氮化物隔离介质144及第二氧化隔离介质146。在图1中，硅氮化物隔离介质144为U型结构，将第二氧化隔离介质146的底部和侧面包覆。第一氧化隔离介质142同样为U型结构，除形成于硅氮化物隔离介质144的部分外，还形成于沟槽的侧壁上，将硅氮化物隔离介质144的底部和侧面包覆。
在图1所示的实施例中，分离栅结构半导体器件还包括阱区161和源区162。阱区161具有第二导电类型，形成于沟槽外、控制栅154的两侧。源区162具有第一导电类型，形成于沟槽外，包括第一区域162a和第二区域162b，第一区域162a形成于阱区161的表面，第二区域162b贴近沟槽的侧壁设置，且所述第一区域162a的深度小于第二区域162b的深度。在图1所示的实施例中，第一导电类型为N型，第二导电类型为P型；在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型。
在图1所示的实施例中，控制栅154的顶部低于沟槽的顶部，从而使源区162和控制栅154形成高度差。由于控制栅154的顶部低于沟槽的顶部，因此控制栅154位于源区162的稍下方，可以减小源区162与控制栅154的交叠区域，从而降低栅源电容。
在图1所示的实施例中，分离栅结构半导体器件还包括层间介质(ILD)170、源电极164及接触孔180。层间介质170设于外延层120和控制栅154上。源电极164设于层间介质170上。源电极164通过接触孔180内填充的导电材料电性连接源区162，接触孔180向下穿过层间介质170伸入源区162。
在图1所示的实施例中，分离栅结构半导体器件还包括第二导电类型掺杂区163。第二导电类型掺杂区163设于阱区161内、源区162底部。接触孔180向下穿过源区162伸入第二导电类型掺杂区163中。
在图1所示的实施例中，器件是沟槽分离栅VDMOSFET(垂直双扩散金属氧化物半导体场效应晶体管)。器件还包括设于背面的漏极168。
在本申请的一个实施例中，硅氮化物隔离介质144的材质为氮化硅；槽壁氧化隔离介质132的材质为二氧化硅；第一氧化隔离介质142的材质为二氧化硅；第二氧化隔离介质144的材质为二氧化硅；分离栅152的材质为多晶硅；控制栅154的材质为多晶硅；衬底110为硅衬底，外延层120为硅外延层。
图2是一实施例中分离栅结构半导体器件的制造方法的流程图，包括下列步骤：
S210，获取形成有沟槽的基底。
可以在硅材质的衬底110上外延生长一层硅材质的外延层120后，在外延层120表面刻蚀形成沟槽。
S220，在沟槽内表面形成槽壁氧化隔离介质。
在本申请的一个实施例中，通过热氧化在外延层表面和沟槽内表面形成热氧化层，该热氧化层在后续步骤中部分保留下来，作为槽壁氧化隔离介质132。
S230，向沟槽内填充分离栅材料，形成分离栅。
在本申请的一个实施例中，可以淀积多晶硅后通过刻蚀在沟槽下部保留所需厚度的分离栅152，参见图3a。进一步地，该刻蚀可以采用干法刻蚀。
S240，在分离栅上形成第一氧化隔离介质。
在本申请的一个实施例中，通过热氧化在分离栅152上表面形成一层薄氧化层作为第一氧化隔离介质142。在本申请的一个实施例中，在步骤S240之前先湿法腐蚀槽壁氧化隔离介质132，从而去除分离栅152上方的沟槽侧壁上(以及外延层120表面)的槽壁氧化隔离介质132，参照图3b；步骤S240中热氧化形成的第一氧化隔离介质142也会形成在沟槽侧壁及外延层120表面，参照图3c。
S250，在第一氧化隔离介质上形成硅氮化物隔离介质。
在本申请的一个实施例中，通过淀积工艺在第一氧化隔离介质142上形成氮化硅层作为硅氮化物隔离介质144。
S260，在沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质。
在本申请的一个实施例中，可以通过淀积工艺向沟槽内填充二氧化硅层作为第二氧化隔离介质146，参见图3d。
S270，在第二氧化隔离介质上形成控制栅。
在本申请的一个实施例中，在步骤S270之前，还包括湿法腐蚀淀积的第二氧化隔离介质146至所需的厚度的步骤，参见图3e。通过干法刻蚀多晶硅得到所需的分离栅152厚度，以及通过湿法腐蚀第二氧化隔离介质146得到所需的第二氧化隔离介质146厚度，可以较为精确地控制分离栅152和控制栅154之间的隔离结构的厚度。
在本申请的一个实施例中，在湿法腐蚀淀积的第二氧化隔离介质146的步骤之后、步骤S270之前，还包括湿法腐蚀硅氮化物隔离介质144以及第一氧化隔离介质142(分离栅152上方的沟槽侧壁上以及外延层120表面的第一氧化隔离介质142)的步骤，具体可以将硅氮化物隔离介质144和第一氧化隔离介质142腐蚀至与第二氧化隔离介质146等高，参见图3f。
在本申请的一个实施例中，湿法腐蚀硅氮化物隔离介质144以及第一氧化隔离介质142的步骤之后，还包括通过热氧化在硅氮化物隔离介质144上方的沟槽侧壁形成栅氧层134的步骤，参见图3g。
在本申请的一个实施例中，湿法腐蚀淀积的第二氧化隔离介质146的步骤之前，还包括对第二氧化隔离介质146进行研磨的步骤，研磨可以采用化学机械研磨(CMP)，并以硅氮化物隔离介质144作为研磨停止层。通过研磨将外延层120表面的第二氧化隔离介质146去除(也就是将高出沟槽的第二氧化隔离介质146去除)。
步骤S270形成控制栅154可以通过先淀积多晶硅、后刻蚀多晶硅的方式形成。
在本申请的一个实施例中，步骤S270之后还包括形成阱区161和源区162的步骤。其中阱区161具有第二导电类型，源区162具有第一导电类型。在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型；在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型。阱区161形成于控制栅154的两侧，源区162形成于沟槽外。阱区161和源区162均可以通过离子注入工艺形成。
在本申请的一个实施例中，源区162的注入是带角度注入，即倾斜注入，参照图3h中箭头所示。请一并参看图3i，源区162包括第一区域162a和第二区域162b，第一区域162a形成于阱区161的表面，第二区域162b贴近沟槽的侧壁设置，且第一区域162a的深度小于第二区域162b。倾斜注入可以减小源区162与控制栅154的多晶硅的交叠区域，从而降低栅源电容。
在本申请的一个实施例中，形成阱区161和源区162之后还包括在控制栅154上和外延层120上淀积形成层间介质170的步骤。淀积层间介质170后形成接触孔180，具体可以通过光刻及刻蚀形成向下穿过层间介质170并伸入源区162的接触孔180，然后向接触孔180内填充导电材料，例如金属或合金。在本申请的一个实施例中，在形成接触孔180后、填充导电材料之前，还包括在阱区161内、源区162底部形成第二导电类型掺杂区163的步骤。具体可以通过注入第二导电类型离子形成。
在本申请的一个实施例中，接触孔180填充导电材料后还包括在层间介质170上形成源电极164的步骤，以及在衬底110背面形成漏极168的步骤。形成后的器件结构可以参见图1。源电极164通过接触孔180中的导电材料电性连接源区162及第二导电类型掺杂区163。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且图2中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种分离栅结构的半导体器件的制造方法，包括：
获取形成有沟槽的基底；
在所述内表面形成槽壁氧化隔离介质，然后向所述沟槽内填充分离栅材料，形成分离栅；
在所述分离栅上形成第一氧化隔离介质；
在所述第一氧化隔离介质上形成硅氮化物隔离介质；
在所述沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质；
在所述第二氧化隔离介质上形成控制栅。
2.根据权利要求1所述的分离栅结构的半导体器件的制造方法，其特征在于，所述形成分离栅的步骤包括刻蚀所述分离栅材料至所需的分离栅高度；
所述在所述内表面形成槽壁氧化隔离介质的步骤包括热氧化生长所述槽壁氧化隔离介质，所述刻蚀所述分离栅材料的步骤之后、所述在所述分离栅上形成第一氧化隔离介质的步骤之前，还包括湿法腐蚀所述槽壁氧化隔离介质，从而去除所述分离栅上方的沟槽侧壁上的槽壁氧化隔离介质的步骤；
所述湿法腐蚀所述槽壁氧化隔离介质的步骤之后、所述在所述第一氧化隔离介质上形成硅氮化物隔离介质之前，还包括热氧化生长氧化层的步骤；
所述在所述沟槽内的分离栅上方未形成硅氮化物隔离介质的位置填充第二氧化隔离介质的步骤包括：淀积第二氧化隔离介质；湿法腐蚀淀积的第二氧化隔离介质至所需的厚度。
3.根据权利要求2所述的分离栅结构的半导体器件的制造方法，其特征在于，所述湿法腐蚀淀积的第二氧化隔离介质至所需的第二氧化隔离介质厚度的步骤之后、所述在所述第二氧化隔离介质上形成控制栅的步骤之前，还包括：
湿法腐蚀所述硅氮化物隔离介质和热氧化生长的所述氧化层；
通过热氧化在所述硅氮化物隔离介质上方的沟槽侧壁形成栅氧层。
4.根据权利要求1所述的分离栅结构的半导体器件的制造方法，其特征在于，所述在所述第二氧化隔离介质上形成控制栅的步骤之后，还包括形成阱区和源区的步骤；所述阱区具有第二导电类型，所述源区具有第一导电类型，所述阱区形成于所述控制栅的两侧，所述源区形成于所述沟槽外，所述源区包括第一区域和第二区域，所述第一区域形成于所述阱区的表面，所述第二区域贴近所述沟槽的侧壁设置，且所述第一区域的深度小于所述第二区域，所述第一导电类型和第二导电类型为相反的导电类型。
5.根据权利要求4所述的分离栅结构的半导体器件的制造方法，其特征在于，所述形成源区的步骤包括倾斜注入第一导电类型的离子。
6.根据权利要求1所述的分离栅结构的半导体器件的制造方法，其特征在于，所述半导体器件是垂直双扩散金属氧化物半导体场效应晶体管，所述方法还包括在所述基底的背面形成漏区的步骤。
7.一种分离栅结构的半导体器件，其特征在于，包括：
基底，所述基底的第一表面开设有沟槽；
槽壁氧化隔离介质，设于所述沟槽的内表面；
分离栅，设于所述沟槽底部未填充所述槽壁氧化隔离介质的位置；
控制栅，设于所述沟槽上部；
隔离结构，设于所述分离栅和控制栅之间，包括设于所述分离栅上的第一氧化隔离介质、靠近所述控制栅设置的第二氧化隔离介质、以及设于所述第一氧化隔离介质和第二氧化隔离介质之间的硅氮化物隔离介质。
8.根据权利要求7所述的分离栅结构的半导体器件，其特征在于，所述硅氮化物隔离介质设于所述第二氧化隔离介质的底部和侧面。
9.根据权利要求7所述的分离栅结构的半导体器件，其特征在于，还包括：
阱区，形成于所述沟槽外、所述控制栅的两侧；
源区，具有第一导电类型，形成于所述沟槽外，包括第一区域和第二区域，所述第一区域形成于所述阱区的表面，所述第二区域贴近所述沟槽的侧壁设置，且所述第一区域的深度小于所述第二区域；所述第一导电类型和第二导电类型为相反的导电类型。
10.根据权利要求9所述的分离栅结构的半导体器件，其特征在于，所述控制栅的顶部低于所述沟槽的顶部，从而使所述源区和所述控制栅形成高度差。
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