CN112802752A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；去除部分所述第一氧化层；在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；在所述沟槽内形成栅极。本发明通过在栅氧工艺前在沟槽内形成第一氧化层，增加沟槽底部的氧化层厚度，以增强沟槽的承压能力，提高半导体器件的击穿电压。进一步的，本发明通过次常压化学气相沉积工艺形成第一氧化层，并通过湿法刻蚀工艺调整所述第一氧化层的厚度，实现沟槽底部氧化层厚度的可调性，可以满足不同半导体器件的耐压需求。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
金属-氧化物半导体场效应管(Metal Oxide Semiconductor Field Transistor，MOSFET)是一种广泛应用于模拟电路与数字电路的场效晶体管。在半导体集成电路中，一种沟槽MOSFET的结构示意图如图3所示，所述沟槽MOSFET的衬底100’上依次形成有外延层110’、体区(body)120’和源区(source)130’；所述外延层110’、所述体区120’和所述源区130’内形成有多个沟槽200’，在所述沟槽200’的底部表面和侧壁形成有栅氧化层210’，在形成有所述栅氧化层210’的所述沟槽200’中填充材料以形成栅极300’。
然而，在传统的沟槽MOSFET的栅氧工艺中，由于沟槽的底部表面与侧壁交界处的硅原子之间存在的间距较大，在制备栅氧化层的制程中氧原子需要很长的时间才能与硅原子发生反应，因此，最终形成在此处(即图3中A所表示的区域)的栅氧化层210’最薄，其厚度小于其他位置(例如沟槽的底部表面或侧壁)的栅氧化层的厚度。在半导体器件工作时，所述外延层110’和所述体区120’的交界处电场最强，参阅图3可知，所述栅氧化层210’的最薄处与所述外延层110’和所述体区120’的交界处十分接近，当电场强度达到一定值时，所述栅氧化层210’最薄处会最先被击穿，从而导致半导体器件失效。因此，需要一种方法解决上述问题，提高所述半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体器件的制造方法,通过在栅氧工艺前在半导体器件的沟槽内形成第一氧化层，增加沟槽底部的氧化层厚度，以增强沟槽的承压能力，提高半导体器件的击穿电压。
为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；
去除部分所述第一氧化层；
在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；
在所述沟槽内形成栅极。
可选的，采用次常压化学气相沉积工艺形成所述第一氧化层。
可选的，通过湿法刻蚀去除部分所述第一氧化层。
可选的，所述第一氧化层的设定厚度为沟槽深度的60％～80％。
可选的，去除部分所述第一氧化层后，剩余所述第一氧化层的厚度为所述沟槽深度的10％～30％。
可选的，所述第一氧化层的材料和所述第二氧化层的材料相同。
可选的，所述第一氧化层的材料和所述第二氧化层的材料均包括氧化硅。
可选的，所述第二氧化层延伸覆盖所述沟槽两侧的所述衬底的表面。
可选的，在所述沟槽内形成栅极包括：
在所述沟槽内填充栅极材料层，并延伸覆盖所述沟槽两侧的所述衬底的表面；
对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。
可选的，所述半导体器件的制造方法还包括：
进行第一离子注入工艺在所述外延层内形成体区，进行第二离子注入工艺在所述体区的表面形成源区。
可选的，所述外延层为低掺杂的N型外延层，所述体区为低掺杂的P型体区，所述源区为高掺杂的N型源区。
可选的，在所述沟槽内填充一设定厚度的第一氧化层之前还包括：
进行热氧化生长工艺，在所述外延层的表面形成牺牲氧化层；
采用湿法刻蚀工艺去除所述牺牲氧化层。
综上所述，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；去除部分所述第一氧化层；在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；在所述沟槽内形成栅极。本发明通过在栅氧工艺前在沟槽内形成第一氧化层，增加沟槽底部的氧化层厚度，以增强沟槽的承压能力，提高半导体器件的击穿电压。
进一步的，本发明通过次常压化学气相沉积工艺形成第一氧化层，并通过湿法刻蚀工艺调整所述第一氧化层的厚度，实现沟槽底部氧化层厚度的可调性，可以满足不同半导体器件的耐压需求。
附图说明
图1-图3为一沟槽MOSFET器件的制造方法中各个步骤对应的结构示意图；
图4为本发明一实施例提供的半导体器件的制造方法的流程图；
图5-图10为本发明一实施例提供的半导体器件的制造方法中各个步骤对应的流程图；
其中，附图标记如下：
100’-衬底；110’-外延层；120’-体区；130’-源区；200’-沟槽；210’-栅氧化层；300’-栅极；
100-衬底；110-外延层；120-体区；130-源区；200-沟槽；210-第一氧化层；220-第二氧化层；300-栅极。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1-图3为一沟槽MOSFET器件的制造方法中各个步骤对应的结构示意图。
首先，参阅图1和图2，提供衬底100’，所述衬底100’上形成有外延层110’，所述外延层110’内形成有沟槽200’，在所述衬底100’的表面、所述沟槽200’的侧壁和底部表面沉积形成栅氧化层210’。所述衬底100’可以为硅衬底，也可以为SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物形成的衬底或这些半导体材料构成的多层结构。所述栅氧化层210’的材料包括二氧化硅或氧化硅。
接着，参阅图2，在所述沟槽200’内填充栅极材料以形成栅极300’。可选的，所述栅极材料为多晶硅。
随后，参阅图3，进行第一离子注入工艺在所述外延层110’内形成体区120’，进行第二离子注入工艺在所述体区120’的表面形成源区130’。所述沟槽200’穿过所述源区130’和所述体区120’，由于所述栅氧化层210’的拐角处(即图3中A所表示的区域)最为薄弱，所述体区120’的底部表面处电场最强且与所述拐角处十分接近，因此当电场强度达到一定值时，所述栅氧化层210’的拐角处会最先被击穿，从而导致所述沟槽MOSFET器件失效。
为了解决上述问题，本发明提供了一种半导体器件的制造方法，在栅氧工艺前增加了次常压化学气相沉积工艺和湿法刻蚀工艺，增强了沟槽内氧化层的厚度，以增强半导体器件中沟槽的承压能力。
图4为本实施例提供的半导体器件的制造方法的流程图。参阅图4，本实施例所述的半导体器件的制造方法包括：
步骤S01：提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；
步骤S02：去除部分所述第一氧化层；
步骤S03：在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；
步骤S04：在所述沟槽内形成栅极。
下面结合图5-图10详细说明本实施例提供的所述半导体器件的制造方法。
首先，参阅图5和图6，执行步骤S01，提供衬底100，所述衬底100上形成有外延层110，所述外延层110内形成有沟槽200，在所述沟槽200内形成一设定厚度的第一氧化层210。本实施例中，通过次常压化学气相沉积工艺(SACVD)形成所述第一氧化层210。可选的，所述第一氧化层210的设定厚度为沟槽深度的60％～80％。
本实施例中，所述衬底100所选用的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等，以上为本领域技术人员所熟知的内容，不再一一举例。所述第一氧化层210的材料为氧化硅，在本发明的其他实施例中，所述第一氧化层210的材料可以根据实际需要进行调整，将氧化硅换成无掺杂硅玻璃、氧化硅或其它材料(例如旋涂介电材料及流质氧化硅或其组合)，本发明对此不作限制。
在形成所述沟槽200的干法刻蚀工艺中，所述沟槽200两侧的外延层110会出现表面损伤，为了解决这个问题，通常会通过热氧化生长工艺在所述外延层110的表面生长一层牺牲氧化层(图中未示出)，再通过去除所述牺牲氧化层消除所述外延层110的表面损伤。可选的，去除所述牺牲氧化层设置在所述第一氧化层210的形成之前，且采用湿法刻蚀工艺去除衬底100表面存在的牺牲氧化层。
接着，参阅图7，执行步骤S02，去除部分所述第一氧化层210。本实施例中，通过湿法刻蚀去除部分所述第一氧化层210。可选的，去除部分所述第一氧化层210后，剩余所述第一氧化层210的厚度为所述沟槽深度的10％～30％，即所述第一氧化层210在所述湿法刻蚀工艺中减薄的厚度为所述沟槽深度的50％。
随后，参阅图8，执行步骤S03，在所述沟槽200的侧壁及所述第一氧化层210上形成第二氧化层220。所述第二氧化层220延伸覆盖所述沟槽200两侧的所述衬底100的表面。本实施例中，所述第二氧化层220的材料与所述第一氧化层210的材料相同，在本发明的其他实施例中，所述第二氧化层220的材料可以根据实际需要进行调整，本发明对此不作限制。
接着，参阅图9，执行步骤S04，在所述沟槽200内形成栅极300。具体的，在所述沟槽200内形成栅极300的过程包括：在所述沟槽200内填充栅极材料层，并延伸覆盖所述沟槽200两侧的所述衬底100的表面；对所述栅极材料层进行平坦化工艺，以在所述沟槽200内形成栅极300。可选的，所述栅极材料层为多晶硅层。
参阅图10，本实施例中，所述半导体器件的制造方法还包括：进行第一离子注入工艺在所述外延层110内形成体区120，进行第二离子注入工艺在所述体区120的表面形成源区130。本实施例中，所述外延层110为低掺杂的N型外延层，所述体区120为低掺杂的P型体区，所述源区130为高掺杂的N型源区，在本发明的其他实施例中，所述外延层110、所述体区120和所述源区130的注入离子的类型及掺杂浓度可以根据实际需要进行调整，本发明对此不作限制。
对比图3和图10可知，本实施例所述的半导体器件的制造方法中，所述沟槽200穿过所述源区130和所述体区120，且所述沟槽200的底部表面的氧化层(即所述第一氧化层210和所述第二氧化层220)较厚，不容易被击穿，从而有效地增强了所述半导体器件的击穿电压，极大地提升了所述半导体器件的性能。
本实施例中，所述半导体器件的制造方法用于制造沟槽MOSFET，且所述沟槽MOSFET包括低掺杂的N型外延层、低掺杂的P型体区和高掺杂的N型源区。在本发明的其他实施例中，所述半导体器件的制造方法可以用于制造其他具有相同结构的半导体器件，或用于制造不同类型的沟槽MOSFET，本发明对此不作限制。
综上，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；去除部分所述第一氧化层；在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；在所述沟槽内形成栅极。本发明通过在栅氧工艺前在沟槽内形成第一氧化层，增加沟槽底部的氧化层厚度，以增强沟槽的承压能力，提高半导体器件的击穿电压。
进一步的，本发明通过次常压化学气相沉积工艺形成第一氧化层，并通过湿法刻蚀工艺调整所述第一氧化层的厚度，实现沟槽底部氧化层厚度的可调性，可以满足不同半导体器件的耐压需求。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有外延层，所述外延层内形成有沟槽，在所述沟槽内形成一设定厚度的第一氧化层；
去除部分所述第一氧化层；
在所述沟槽的侧壁及所述第一氧化层上形成第二氧化层；
在所述沟槽内形成栅极。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，采用次常压化学气相沉积工艺形成所述第一氧化层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，通过湿法刻蚀去除部分所述第一氧化层。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一氧化层的设定厚度为沟槽深度的60％～80％。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，去除部分所述第一氧化层后，剩余所述第一氧化层的厚度为所述沟槽深度的10％～30％。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一氧化层的材料和所述第二氧化层的材料相同。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述第一氧化层的材料和所述第二氧化层的材料均包括氧化硅。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二氧化层延伸覆盖所述沟槽两侧的所述衬底的表面。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述沟槽内形成栅极包括：
在所述沟槽内填充栅极材料层，并延伸覆盖所述沟槽两侧的所述衬底的表面；
对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，还包括：
进行第一离子注入工艺在所述外延层内形成体区，进行第二离子注入工艺在所述体区的表面形成源区。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述外延层为低掺杂的N型外延层，所述体区为低掺杂的P型体区，所述源区为高掺杂的N型源区。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述沟槽内形成一设定厚度的第一氧化层之前还包括：
进行热氧化生长工艺，在所述外延层的表面形成牺牲氧化层；
采用湿法刻蚀工艺去除所述牺牲氧化层。
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