CN113471287A - 具有不同横截面宽度的沟槽 - Google Patents

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Abstract

一种半导体装置包括在半导体材料中的沟槽，所述沟槽具有装置区段和终端区段。栅极结构位于所述沟槽中。在一些实施例中，所述终端区段的横截面宽度比所述装置区段的横截面宽度宽。

Description

具有不同横截面宽度的沟槽
技术领域
本发明大体上涉及半导体装置，且更具体地，涉及在沟槽中具有栅极结构的晶体管。
背景技术
一些类型的晶体管包括位于衬底的沟槽中的晶体管结构。例如，一些类型的晶体管包括位于沟槽中的栅极结构和场板结构。
发明内容
在一个或多个实施方式中，一种半导体装置，包括：
衬底，所述衬底包括半导体材料、位于所述半导体材料中的沟槽；
源极区，所述源极区相对于所述沟槽的第一侧位于所述半导体材料中；
栅极结构，所述栅极结构位于所述沟槽中；
沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分，所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位；
其中所述沟槽包括器件区段，其中所述栅极结构至少位于所述器件区段中，所述沟槽在所述器件区段中所述沟槽的第一位置处具有第一横截面宽度；
其中所述沟槽包括终端区段，其中所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽的第二横截面宽度。
可选地，所述沟槽的所述终端区段为具有弯曲的形状。
可选地，所述半导体装置包括漂移区，所述漂移区包括至少位于所述沟槽的直接下方的一部分。
可选地，所述第二横截面宽度比所述第一横截面宽度宽所述第一横截面宽度的至少10％。
可选地，所述第二横截面宽度比所述第一横截面宽度宽一比率，所述比率在所述第一横截面宽度的10％-200％的范围内。
可选地，所述半导体装置另外包括：
漏极区，所述漏极区包括相对于所述沟槽的与所述第一侧相对的第二侧位于所述半导体材料的上部表面中的一部分。
可选地，所述第一横截面宽度具有第一朝向，并且所述第二横截面宽度具有与所述第一朝向正交的第二朝向。
可选地，所述沟槽包括第二器件区段，其中第二栅极结构至少位于所述第二器件区段中，所述终端区段沿所述沟槽定位在所述器件区段与所述第二器件区段之间。
可选地，所述沟槽在所述第二器件区段中所述沟槽的第三位置处具有第三横截面宽度。
可选地，所述沟槽包括第二终端区段，其中所述沟槽在所述第二终端区段中的第四位置处具有比所述第三横截面宽度宽的第四横截面宽度。
可选地，所述沟槽的所述器件区段在第一朝向上延伸，并且所述第二器件区段在与所述第一朝向平行的朝向上延伸。
可选地，所述沟槽的所述终端区段为具有弯曲的形状。
可选地，所述半导体装置另外包括场板结构，所述场板结构在所述沟槽中位于所述第一位置和所述第二位置处。
可选地，所述栅极结构不位于所述第二位置处。
可选地，所述场板结构包括在所述第二位置中的上部部分，所述上部部分相对于所述第一位置处的所述栅极结构横向地定位。
可选地，在所述第一位置中，所述栅极结构位于所述场板结构的直接上方。
可选地，与所述沟槽的相对的第二竖直组成侧壁相比，所述场板结构定位成更靠近所述沟槽的所述第一竖直组成侧壁。
可选地，所述半导体装置另外包括在所述第一位置处以物理方式分离所述栅极结构与所述场板结构的电介质。
可选地，与所述沟槽的相对的第二竖直组成侧壁相比，所述栅极结构定位成更靠近所述沟槽的所述第一竖直组成侧壁。
可选地，所述第二横截面宽度比所述第一横截面宽度宽一比率，所述比率在所述第一横截面宽度的40％-60％的范围内。
可选地，所述栅极结构不位于所述第二位置处。
在一个或多个实施方式中，一种半导体装置包括：
衬底，所述衬底包括半导体材料、位于所述半导体材料中的沟槽；
源极区，所述源极区相对于所述沟槽的第一侧位于所述半导体材料中；
漏极区，所述漏极区包括相对于所述沟槽的与所述沟槽的所述第一侧相对的第二侧位于所述半导体材料中的至少一部分；
栅极结构，所述栅极结构位于所述沟槽中；
场板结构，所述场板结构位于所述沟槽中；
沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分，所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位；
其中所述沟槽包括器件区段，其中所述栅极结构至少位于所述器件区段中，所述沟槽在所述器件区段中所述沟槽的第一位置处具有第一横截面宽度；
其中所述沟槽包括终端区段，其中所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽所述第一横截面宽度的至少10％的第二横截面宽度，所述栅极结构不位于所述第二位置处，所述场板结构位于所述第二位置处。
附图说明
通过参考附图，可以更好地理解本发明，并且使本发明的众多目标、特征和优点对本领域的技术人员来说显而易见。
图1、2、4-11、13、14、16、17和19-22阐述了根据本发明的一个实施例的在制造半导体装置时的各个阶段的局部剖面侧视图。
图3、12、15、18和23阐述了根据本发明的一个实施例的在制造半导体装置时的各个阶段的局部俯视图。
图24-25阐述了根据本发明的另一实施例的在制造半导体装置时的各个阶段的局部剖面侧视图。
图26-27阐述了根据本发明的另一实施例的在制造半导体装置时的各个阶段的局部剖面侧视图。
除非另外指出，否则在不同附图中使用相同附图标记指示相同的物件。各图不一定按比例绘制。
具体实施方式
下文阐述了用于实行本发明的模式的详细描述。所述描述旨在说明本发明，且不应被视为限制性的。
如本文的一些实施例所公开，一种半导体装置包括在半导体材料中的沟槽，所述沟槽具有装置区段和终端区段。在一些实施例中，所述终端区段的横截面宽度比所述装置区段的横截面宽度宽。在一些实施例中，在终端区段中具有较大横截面宽度的沟槽可以通过补偿由于终端中的弯曲表面而引起的不同掺杂程度来提高击穿电压。因为漂移区是通过以自对准方式以一定角度通过沟槽开口注入离子而形成的，由于沟槽布局的几何形状，可以积累高于或低于期望程度的掺杂剂。如果没有此类补偿，则与目标掺杂浓度的偏差可能会引起终端区中的较低击穿电压。目标掺杂浓度是通过优化内部装置的性能来确定的。
在一些实施例中，本文所描述的方法可以提供一种简化工艺，用于形成具有位于沟槽中的栅极结构和场板结构的晶体管，其中相比于沟槽的一个侧壁，栅极结构和场板结构定位成更靠近沟槽的另一侧壁。在一些实施例中，相比于沟槽的源极侧壁，可以在沟槽的栅极和场板以及漏极侧壁之间定位更多的电介质，以适应漏极与源极或栅极已连接场板之间的较大电位差。
图1、2、4-11、13、14、16、17和19-22阐述了根据一个实施例的在制造半导体装置时的各个阶段的局部剖面侧视图，并且图3、12、15、18和23阐述了根据一个实施例的在制造半导体装置时的各个阶段的局部俯视图。图1、4、6、8、10、13、16、19和21是在晶片101的一个位置处的局部剖面侧视图。图2、5、7、9、11、14、17、20和22是在晶片101的第二位置处的局部剖面侧视图。参见示出两个位置的图3、12、15、18和23。如图所示，在俯视图中，所述两个位置是彼此正交的。
图1和2是局部剖面侧视图，示出其中形成有沟槽117的晶片101的顶部部分。图3是晶片101的局部俯视图，示出图1和2的剖面图的位置。如图3所示，图1和2的剖面图的位置是彼此正交的。
在一个实施例中，晶片101包括半导体衬底105。在一个实施例中，衬底105由单晶硅制成，但在其它实施例中，可以由其它半导体材料类型(例如，硅锗、锗、碳化硅、氮化镓、砷化镓，其它半导体III-V族材料或其组合)制成。在一些实施例中，所示衬底105的一部分可以从基底衬底(未示出)外延地生长。在一个实施例中，所示衬底105的一部分掺杂有硼且具有约2e15cm-3的净P型电导浓度，但在其它实施例中，所述部分可以掺杂有其它类型的掺杂剂和/或可以处于其它浓度。在一些实施例中，外延生长部分可以是原位掺杂的。在其它实施例中，衬底105的顶部部分是通过离子注入掺杂的。在一些实施例中，衬底105可以包括不同半导体材料类型的不同层，可以包括不同掺杂区(未示出)，和/或可以包括例如具有绝缘体上半导体(SOI)晶片的掩埋电介质层(未示出)。
使用合适的材料和工艺在衬底105上形成将随后限定沟槽开口的硬掩模。在如图1和2所示的一个实施例中，硬掩模可以由衬垫氧化物层107、氮化物层109和氧化物层111组成。在一个实施例中，氧化物层107的厚度为0.1um，氮化物层109的厚度为0.1um，且氧化物层的厚度为0.1um，但在其它实施例中这些层可以具有其它厚度。
在形成层107、109和111之后，在晶片101中形成沟槽117。在一个实施例中，沟槽117具有4um的深度，但在其它实施例中可以具有其它深度。在一个实施例中，通过在晶片101上形成图案化掩模(未示出)且接着根据图案用适当的蚀刻化学物质蚀刻硬掩模层111、109和107来形成沟槽117。在一个实施例中，蚀刻是各向异性干式蚀刻。在其它实施例中，其它类型的硬掩模层可以用于形成沟槽117。在蚀刻硬掩模开口之后，蚀刻衬底105以形成沟槽117。在一个实施例中，蚀刻是反应性离子蚀刻。如图1和2所示，沟槽117包括竖直组成侧壁130和竖直组成侧壁132。
在所示实施例中，在图2的截面图中，沟槽117的横截面宽度122比如图1的视图所示的横截面宽度120宽。如本文所使用，沟槽的位置的横截面宽度是在所述位置处的沟槽的最宽部分处大体平行于晶片的主侧面的任何方向的最小截面宽度。在所示实施例中，沟槽117的最宽部分在顶部表面处，其中沟槽朝向底部变窄。当沟槽在某位置处(例如，在图1的截面处)具有沿直线延伸的朝向时，横截面宽度处于横向垂直于沟槽延伸方向的角度(处于其它角度时，截面宽度将会更宽)。图1和2分别示出这些位置处的横截面宽度120和122。
如图3的实施例所示，沟槽117具有椭圆环形状，其中沟槽117在终端区301和303处的横截面宽度比在装置区305和307处的横截面宽度更宽。在一个实施例中，在装置区305和307处，宽度120(参见图1)为1.0um，并且在末端区301和303处，宽度122(参见图2)为1.5um。在一些实施例中，宽度122比截面宽度120的宽度大至少10％。在其它实施例中，宽度122比截面宽度120的宽度大至少30％。在其它实施例中，宽度122在比截面宽度120的宽度大10％-200％的范围内。在其它实施例中，宽度122在比截面宽度120的宽度大40％-60％的范围内。
在其它实施例中，沟槽可以具有不同形状(例如，圆形、开放马蹄形、线段)。在所示实施例中，沟槽117包围衬底105的源极柱119。如后续实施例所示，晶体管的源极区(图21中的2133)将形成于柱119中，并且漏极区2135将形成于沟槽117之外。
在形成区117之后，对晶片101进行氧化工艺以在沟槽117的侧壁上形成氧化物层125。在一个实施例中，层125具有0.01um的厚度，但在其它实施例中可以具有其它厚度。
在形成沟槽117之后，用N型离子掺杂剂对晶片101进行注入，以形成n型LDMOS晶体管的漂移区121。在其它实施例中，用P型掺杂剂对晶片101进行注入，以形成p型LDMOS晶体管的漂移区。在一个实施例中，区121用例如磷的N型掺杂剂以约1e13cm-2的剂量和80keV的能量进行掺杂，以及用例如硼的P型掺杂剂以1e12cm-2的剂量和20keV的能量进行掺杂，但在其它实施例中可以用其它掺杂剂以其它能量和/或其它浓度进行掺杂。在所示实施例中，层107、109和111充当注入掩模，以阻止离子注入到衬底105的其它区中。在一个实施例中，以35度的角度对离子进行注入，但在其它实施例中可以其它角度对离子进行注入。在注入之后，对晶片101进行退火，以将离子驱动到所述离子的所示区中。
从图3可以理解，由于每一沟槽表面积的体积比内部装置区305和307中的体积小，因此如果沿沟槽侧壁均匀地注入掺杂剂，那么终端区301和303中的柱119的凸表面中的掺杂剂密度将过高，从而在扩散后产生更高的掺杂。相比之下，由于每一沟槽表面积的体积相比于装置区305和307的体积更大，因此沟槽117的外侧的凹沟槽表面将在扩散后产生更低的掺杂密度。希望装置区305和307中的内部区和外部区上的掺杂剂密度是类似的。可以通过增大终端区中的沟槽宽度来抵消终端区301和303中的不均衡掺杂对击穿电压的影响。
图4和5分别是在图1和2的位置处的晶片101的局部剖面侧视图。图4和5示出了氧化物保形层401、接着场板材料保形层403沉积在晶片101上方的晶片101。在一个实施例中，氧化物层401具有0.3um的厚度且通过化学气相沉积法沉积。然而，在其它实施例中，层401可以通过其它工艺(例如，氧化工艺)或其组合形成，具有其它厚度，和/或由其它材料(例如，另一电介质材料)制成。在一个实施例中，层401具有厚度，以在后续形成的场板结构(例如，图6中的603)与沟槽(例如，117)的底部部分中的衬底105的侧壁130之间提供足够的间隔，从而提供可以针对击穿电压(BV)和导通电阻(RonA)进行优化的场电介质厚度。
层403是导电场板材料层，其在一个实施例中掺杂有多晶硅，但在其它实施例中可以是其它材料。在一个实施例中，层403通过化学气相沉积法形成且具有为约0.25um的厚度，但在其它实施例中可以通过其它方法形成和/或具有其它厚度。
图6和7分别是在图1和2的位置处的晶片101的局部剖面侧视图。图6和7示出已经各向异性地蚀刻层403以将沟槽117中的层403分离成场板结构603和607之后的晶片101。在一个实施例中，用对层403的材料(例如，多晶硅)有选择性且相对于层401的材料(例如，氧化物)有选择性的蚀刻化学物质来蚀刻层403，使得氧化物以可忽略的速率进行蚀刻。在所示实施例中，对层403进行一段时间的蚀刻，使得从层401的顶部表面上方的沟槽117的之外去除层403的材料。蚀刻去除了位于沟槽117的底部处的层403的一部分，以用物理方式将层403分离成两个沟槽结构。蚀刻也可以使结构603和607的顶部部分凹陷。
图8和9分别是在图1和2的位置处的晶片101的局部剖面侧视图。图8和9示出沟槽117填充有电介质材料(例如，氧化物)且晶片101被平面化以去除层111之后的局部侧视图。平面化在场板结构603与607之间形成电介质材料结构801。
图10和11分别是在图1和2的位置处的晶片101的局部剖面侧视图。图10和11示出沟槽1001形成于电介质材料结构801的一部分、结构603的顶部部分和层401的一部分中的沟槽117的选择性区域中之后的局部侧视图。应注意，在图11的视图中，沟槽1001未形成于图11的截面的位置中。在一个实施例中，通过在晶片101上方形成掩模(未示出)来形成沟槽1001，所述晶片101在沟槽1001的位置上方具有开口。然后晶片101受到各向异性等离子体蚀刻，其具有蚀刻多晶硅和氧化物两者的蚀刻化学物质。然而，在其它实施例中，将对晶片101进行两种单独的蚀刻，一种具有蚀刻氧化物的蚀刻化学物质，且另一种具有蚀刻多晶硅的蚀刻化学物质。在形成沟槽1001之后，去除掩模。
图12是晶片101的局部俯视图，示出同一阶段的图11和12的剖面图的位置。如图12所示，沟槽1001和类似于沟槽1001的沟槽1003分别仅形成于装置区307和305中。在大多数情况下，它们不位于终端区301和303中。
图13和14分别是在图1和2的位置处的晶片101的局部剖面侧视图。图13和图14示出栅极结构1305形成于沟槽1001中之后的晶片101。在一个实施例中，通过在晶片101上方形成栅极材料(例如，掺杂多晶硅)层并且利用层109作为平面化停止层而使晶片101平面化来形成栅极结构1305。在沉积栅极材料之前，对晶片101进行氧化工艺，其中栅极电介质1031形成于侧壁130上且电介质1303形成于结构603的顶部部分上以提供与栅极结构1305的电介质分离。在一些实施例中，通过在包括在沟槽1001中的晶片101上沉积电介质层(未示出)来形成电介质1301和1303。
图15是晶片101的局部俯视图，示出同一阶段的图13和14的剖面图的位置。如图15所示，栅极结构1305形成于沟槽1001中，并且第二栅极结构1501形成于沟槽1003中。
图16和17分别是在图1和2的位置处的晶片101的局部剖面侧视图。图16和17示出去除导电结构607并在其位置处形成电介质结构1601之后的晶片101。在一个实施例中，图案化掩模(未示出)形成于晶片101上方，所述晶片101具有用于暴露结构601而非栅极结构1305或结构603的开口。然后用适当的蚀刻化学物质去除结构607，使得氧化物结构801得以保留。在一个实施例中，在晶片101上方沉积电介质材料层，其中所述电介质材料层填充或至少部分填充去除结构607留下的开口。然后使用层109作为蚀刻停止层来使晶片101平面化，从而形成电介质结构1601。
图18是晶片101的局部俯视图，示出同一阶段的图16和17的剖面图的位置。图18示出电介质结构1601的位置。
图19和20分别是在图1和2的位置处的晶片101的局部剖面侧视图。图19和20示出用适当的蚀刻化学物质剥离氮化物层109和氧化物衬垫层107以去除这些层之后的晶片101。在去除层107期间，氧化物结构801的顶部部分和电介质结构1601也从氧化物蚀刻中去除。之后，对晶片101进行氧化工艺以在暴露的硅结构上形成氧化物层1901。然后，氮化物间隔物1905和1907形成于晶片101上，以使栅极触点与其它触点隔离。
图21和22分别是在图1和2的位置处的晶片101的局部剖面侧视图。图21和22示出通过将P型掺杂剂(例如，硼)离子注入到衬底105中而在衬底105中形成P阱区2137之后的晶片101。在一个实施例中，硼以180keV的能量和1.0e13 cm-2的剂量选择性地注入，但在其它实施例中可以其它能量和/或其它剂量注入。在一个实施例中，注入之后是退火步骤。
之后，通过将N型掺杂剂离子选择性地注入到衬底105中来形成源极区2133和漏极区2135。N型掺杂剂离子是通过形成于晶片101上的图案化注入掩模(未示出)注入的。在一个实施例中，以120keV注入5e15 cm-2剂量的砷离子并且以55keV注入1.5e15 cm-2剂量的磷离子。在其它实施例中，其它N型掺杂剂可以其它剂量和/或其它能量注入。通过将P型掺杂剂离子注入到P阱区2137中来形成本体接触区2131。在一个实施例中，硼离子以1.5e15cm-2的剂量和25keV的能量通过形成于晶片101上的图案化注入掩模(未示出)注入，以形成本体接触区2131。注入之后是退火步骤，例如快速热退火(RTA)。
在形成源极区2133、漏极区2135和本体接触区2131之后，对晶片101进行硅化工艺以在暴露的硅位置上形成硅化物结构2143、2145、2147和2149。在一些实施例中，在形成硅化物结构之前对晶片101进行氧化物蚀刻以去除层1901。然后，在晶片101上方形成金属(例如，钛钨)层。然后，对晶片101进行退火以形成金属硅化物，并且去除未反应的金属。
层间电介质材料层2101形成于晶片101上。在一个实施例中，层2101是通过TEOS工艺形成的氧化物，但在其它实施例中可以是另一种材料。然后，在层2101中形成开口，用于形成金属触点以电接触晶体管结构。在所示实施例中，触点2103接触源极区2133和本体接触区2131两者。触点2105接触漏极区2135。在其它实施例中，源极区和本体接触区可以具有不同触点，以单独偏置到不同电压。触点2017接触场板结构603。图21的局部剖面图中未示出位于图21的视图之外的栅极结构1305的触点(2323和2327)。
如可以在图21中示出的，晶体管包括源极区2133、漏极区2135、位于阱区2137中的沟道区2141、漂移区121、栅极结构1305和场板结构603，所述沟道区包括沿侧壁130定位的一部分。
图23示出形成氧化物层2101之前的晶片101的俯视图。在图23中，带有“X”的方框表示待形成于层2101中的触点的位置。为了简化图式，图23中未示出侧壁间隔物1905和1907。如图23所示，将形成触点2323和2327以接触栅极结构1305的硅化物2145。将形成触点2321和2325以接触栅极结构1501的栅极硅化物2138。将形成触点2303、2105、2301、2317、2313和2311以接触漏极硅化物2147，并且将形成触点2319、2315、2313、2305、2103和2307以接触源极硅化物2143(所述源极硅化物2143还接触本体区2131)。将形成触点2107和2309以接触终端区中的场板硅化物2149。
如图21的实施例所示，与栅极结构1305相比，场板结构603定位成更远离竖直组成沟槽侧壁130。同样，与侧壁132相比，场板结构603定位成更靠近侧壁130。在一个实施例中，以此方式采用场板结构可通过扩展等位线以使得电场不会在栅极拐角处达到峰值来增大BV。
在图21和22所示的阶段之后，可以对晶片101执行其它工艺，例如形成额外互连层。例如，可以形成互连以将栅极结构1305和1501电耦合在一起。之后，例如键合衬垫的外部端形成于晶片101上。然后将晶片101单切成多个管芯，其中每一管芯包括至少一个晶体管装置，所述晶体管装置具有图21和22所示的结构。之后，将管芯封装在半导体封装材料中以形成集成电路封装，所述管芯在所述集成电路封装中被运送给最终使用制造商以包括在最终使用产品中，所述最终使用产品例如汽车、电池控制系统和工业设备。在其它实施例中，晶体管可以包括其它结构和/或可以通过其它工艺形成。此外，可以添加额外工艺步骤以在同一衬底上形成其它组件。在一些实施例中，场板触点2107可以电耦合到源极触点2103，以便在操作期间被偏置到相同电位。在其它实施例中，场板结构603可以电耦合到栅极结构1305和1501，以便在操作期间被偏置到相同电位。
图24和25阐述了根据另一实施例的晶体管的局部剖面侧视图。图24和25中具有相同附图标记的物件与图21和22的实施例中的物件类似。图24和25的晶体管与图21和22的晶体管类似，但图24和25的晶体管具有代替图21和22的晶体管的电介质结构1601的气腔2403。在一个实施例中，在图13和14中的阶段之后，当去除导电结构607时，在晶片101上方形成电介质密封层(未示出)以密封开口，从而形成气腔2403。然后使用具有平面化停止层的层109来使晶片101平面化。在一个实施例中，密封层是通过在腔2403的区的顶部上形成塞子而形成的。然而，在其它实施例中，气腔可以通过其它工艺形成。在一个实施例中，气腔2403为沟槽提供较低的介电常数以提高击穿电压。
图26和27阐述了根据另一实施例的晶体管的局部剖面侧视图。图26和27中具有相同附图标记的物件与图21和22的实施例中的物件类似。在图26和27的实施例中，没有从品片101去除场栅极结构607，而是将其保留在所述晶片101中，所述场栅极结构607是浮动的且不电耦合到包括晶体管的集成电路的任何外部端。
本文所描述的工艺中的至少一些工艺可能会存在的一个优点在于：可以更高效地制造具有更靠近沟槽的一个边缘的栅极和场板的晶体管。同样，由于形成第二沟槽可以使栅极结构1305更大，因此栅极结构1305与硅化物2145之间可以形成可靠的电耦合。
对于一些装置，由于沟槽的几何形状，可以在终端区积累高于期望程度的漂移区掺杂剂，这可能会使这些区处的击穿电压减小。在一些实施例中，在终端区中提供比装置区中更宽的沟槽可能会存在的一个优点是：可以在终端区中积累较少的漂移区掺杂剂，以提高击穿电压。
尽管图21、24和26阐述了晶体管的三个不同实施例，但晶体管的其它实施例可以具有其它结构、特征、区、配置或掺杂浓度。例如，尽管晶体管示出为P型FET，但可以通过切换掺杂导电类型来形成N型FET。
另外，在其它实施例中，可以通过终端区中比装置区中更宽的沟槽来实施其它类型的晶体管。在其它实施例中，沟槽可以包括组合式栅极/场板结构，或包括多个场板结构。同样，在其它实施例中，栅极和/或场板结构可以对称地位于沟槽中。
如本文所公开，如果在具有与晶片的大体平面的主侧面垂直的方向的一条线上第一结构位于第二结构上方，则第一结构在第二结构的“正上方”。例如，在图21中，触点2103在区2137正上方。触点2103不在区2135正上方。如本文所公开，如果在具有与晶片的大体上平面的主侧面垂直的方向的一条线上第一结构位于第二结构下方，则第一结构在第二结构的“正下方”。例如，在图21中，区2131在触点2103正下方。区2131不在触点2105正下方。如果在一条线上两个结构位于一个结构的相对侧，则在一条线上一个结构在两个其它结构的“正中间”。例如，在图21中，在图21的剖面侧视图中，在一条线上栅极结构1305位于区2131与2135的正中间。在一条线上场板结构603不位于区2131与2135的正中间。如果在与晶片的大体平面的主侧面平行的一条线上两个结构位于一个结构的相对侧，则一个结构“横向处于两个其它结构之间”。例如，栅极结构横向处于区2133与2135之间。沟槽的“竖直组成侧壁”是具有轮廓的沟槽侧壁的一部分，总体上说，所述部分的大部分组成部分是竖直的，即使其也可以具有水平组成部分或在侧壁部分的内部位置可以具有较小的水平不连续性。例如，以70度倾斜的侧壁的一部分可以被视为竖直组成侧壁部分。
本文关于一个实施例示出或描述的特征可以在本文所示或描述的其它实施例中实施。
在一个实施例中，一种半导体装置包括衬底，所述衬底包括半导体材料。沟槽位于所述半导体材料中。所述半导体装置包括相对于所述沟槽的第一侧位于所述半导体材料中的源极区以及位于所述沟槽中的栅极结构。所述半导体装置包括沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分。所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位。所述沟槽包括装置区段，其中所述栅极结构至少位于所述装置区段中。所述沟槽在所述装置区段中所述沟槽的第一位置处具有第一横截面宽度。所述沟槽包括终端区段，其中所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽的第二横截面宽度。
在另一实施例中，一种半导体装置包括衬底，所述衬底包括半导体材料。沟槽位于所述半导体材料中。所述半导体装置包括：源极区，所述源极区相对于所述沟槽的第一侧位于所述半导体材料中；漏极区，所述漏极区包括相对于所述沟槽的与所述沟槽的所述第一侧相对的第二侧位于所述半导体材料中的至少一部分；栅极结构，所述栅极结构位于所述沟槽中；场板结构，所述场板结构位于沟槽中；以及沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分。所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位。所述沟槽包括装置区段，其中所述栅极结构至少位于所述装置区段中。所述沟槽在所述装置区段中所述沟槽的第一位置处具有第一横截面宽度。所述沟槽包括终端区段。所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽所述第一横截面宽度的至少10％的第二横截面宽度，所述栅极结构不位于所述第二位置处。所述场板结构位于所述第二位置处。
虽然已经示出和描述本发明的特定实施例，但本领域的技术人员将认识到，基于本文的教示，可以在不脱离本发明和其更广泛方面的情况下作出另外的改变和修改，且因此，所附权利要求书意图将在本发明的真实精神和范围内的所有此类改变和修改涵盖在其范围内。

Claims (10)

1.一种半导体装置，其特征在于，包括：
衬底，所述衬底包括半导体材料、位于所述半导体材料中的沟槽；
源极区，所述源极区相对于所述沟槽的第一侧位于所述半导体材料中；
栅极结构，所述栅极结构位于所述沟槽中；
沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分，所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位；
其中所述沟槽包括器件区段，其中所述栅极结构至少位于所述器件区段中，所述沟槽在所述器件区段中所述沟槽的第一位置处具有第一横截面宽度；
其中所述沟槽包括终端区段，其中所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽的第二横截面宽度。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二横截面宽度比所述第一横截面宽度宽一比率，所述比率在所述第一横截面宽度的10％-200％的范围内。
3.根据权利要求1所述的半导体装置，其特征在于，另外包括：
漏极区，所述漏极区包括相对于所述沟槽的与所述第一侧相对的第二侧位于所述半导体材料的上部表面中的一部分。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一横截面宽度具有第一朝向，并且所述第二横截面宽度具有与所述第一朝向正交的第二朝向。
5.根据权利要求1所述的半导体装置，其特征在于，所述沟槽包括第二器件区段，其中第二栅极结构至少位于所述第二器件区段中，所述终端区段沿所述沟槽定位在所述器件区段与所述第二器件区段之间。
6.根据权利要求5所述的半导体装置，其特征在于，所述沟槽在所述第二器件区段中所述沟槽的第三位置处具有第三横截面宽度。
7.根据权利要求5所述的半导体装置，其特征在于，所述沟槽的所述器件区段在第一朝向上延伸，并且所述第二器件区段在与所述第一朝向平行的朝向上延伸。
8.根据权利要求1所述的半导体装置，其特征在于，另外包括场板结构，所述场板结构在所述沟槽中位于所述第一位置和所述第二位置处。
9.根据权利要求1所述的半导体装置，其特征在于，与所述沟槽的相对的第二竖直组成侧壁相比，所述栅极结构定位成更靠近所述沟槽的所述第一竖直组成侧壁。
10.一种半导体装置，其特征在于，包括：
衬底，所述衬底包括半导体材料、位于所述半导体材料中的沟槽；
源极区，所述源极区相对于所述沟槽的第一侧位于所述半导体材料中；
漏极区，所述漏极区包括相对于所述沟槽的与所述沟槽的所述第一侧相对的第二侧位于所述半导体材料中的至少一部分；
栅极结构，所述栅极结构位于所述沟槽中；
场板结构，所述场板结构位于所述沟槽中；
沟道区，所述沟道区包括沿所述沟槽的第一竖直组成侧壁定位的一部分，所述第一竖直组成侧壁相对于所述沟槽的所述第一侧定位；
其中所述沟槽包括器件区段，其中所述栅极结构至少位于所述器件区段中，所述沟槽在所述器件区段中所述沟槽的第一位置处具有第一横截面宽度；
其中所述沟槽包括终端区段，其中所述沟槽在所述终端区段中的第二位置处具有比所述第一横截面宽度宽所述第一横截面宽度的至少10％的第二横截面宽度，所述栅极结构不位于所述第二位置处，所述场板结构位于所述第二位置处。
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