CN109599443A - 一种肖特基器件的制备方法及结构 - Google Patents

一种肖特基器件的制备方法及结构 Download PDF

Info

Publication number
CN109599443A
CN109599443A CN201710916405.3A CN201710916405A CN109599443A CN 109599443 A CN109599443 A CN 109599443A CN 201710916405 A CN201710916405 A CN 201710916405A CN 109599443 A CN109599443 A CN 109599443A
Authority
CN
China
Prior art keywords
layer
groove
oxide layer
schottky
schottky device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710916405.3A
Other languages
English (en)
Inventor
陈茜
余俊良
杨月星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Resources Microelectronics Chongqing Ltd
Original Assignee
China Resources Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Resources Microelectronics Chongqing Ltd filed Critical China Resources Microelectronics Chongqing Ltd
Priority to CN201710916405.3A priority Critical patent/CN109599443A/zh
Publication of CN109599443A publication Critical patent/CN109599443A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种肖特基器件的制备方法及结构，该方法包括：在衬底上形成沟槽；用高密度等离子体气相沉积法在沟槽底部填充底部氧化层；在沟槽内填满光阻后去除沟槽外的氧化层；在沟槽侧壁上生长栅氧层并于沟槽内填充导电材料；去除沟槽上部的部分导电材料及栅氧层，在沟槽中部保留栅氧层及导电材料；在衬底表面、沟槽上部沉积肖特基金属层；在肖特金属层上形成电极层和金属引线层；电极层下凹填满沟槽的上部空间。本发明有利于在保持器件低漏电、耐压的基础上增加器件的抗反向浪涌能力，有效的降低相同器件面积下的沟槽型肖特基器件的正向导通电压，可缩小沟槽间距，减小特征尺寸，提高芯片集成度，并易于实现，成本可控。

Description

一种肖特基器件的制备方法及结构
技术领域
本发明涉及集成电路技术领域，特别是涉及一种肖特基器件的制备方法及结构。
背景技术
随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
肖特基二极管是贵金属(金、银、铝、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的贵金属中扩散。显然，贵金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体→贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属→N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信电源、变频器等中比较常见。
功率肖特基器件是一种用于大电流整流的半导体两端器件，目前常用的功率肖特基器件由金属硅化物和低掺杂N型硅之间的肖特基结来制作，金属硅化物可以是铂硅化合物、钛硅化合物、镍硅化合物和铬硅化合物等。近年来，由于沟槽技术的发展，各种沟槽型结构被用于制作单元肖特基结构的漏电保护环，如常采用的沟槽型MOS结构等。沟槽型MOS结构的采用缩小了传统PN结保护环的面积，当器件所用芯片面积相同时，可以降低器件的正向导通压降。
然而，现有的沟槽型肖特基器件，受沟槽蚀刻、晶向、炉管氧化膜生长条件影响，沟槽底部氧化膜相对较薄，而在加反向偏压时，沟槽底部电场最强，随着电压的增加，沟槽底部的氧化膜质量直接影响到器件的耐压、漏电以及抗浪涌的能力。如何在保持器件耐压、抗浪涌等性能的基础上，缩小沟槽间距，减小特征尺寸，提高芯片集成度已成为本领域技术人员亟待解决的重要问题。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种肖特基器件的制备方法及结构，用于解决现有技术中的种种问题。
为实现上述目的及其他相关目的，本发明提供一种肖特基器件的制备方法，包括以下步骤：
S1在N型外延层衬底上形成沟槽；
S2采用高密度等离子体气相沉积法在所述沟槽底部填充一定厚度的底部氧化层，然后去除所述底部氧化层上方沟槽侧壁上的氧化层；
S3在所述沟槽内填满光阻，然后去除所述沟槽外的氧化层；
S4去除所述光阻，然后在暴露的所述沟槽侧壁上生长栅氧层，并于所述沟槽内填充导电材料；
S5去除所述沟槽上部的部分所述导电材料、上部侧壁上的栅氧层及所述沟槽外部的栅氧层，在所述沟槽中部保留栅氧层及导电材料；
S6在所述N型外延层衬底表面、所述沟槽上部的侧壁及暴露出的所述栅氧层和导电材料的表面沉积肖特基金属层；
S7在所述肖特金属层上形成电极层，并在所述电极层上形成金属引线层；所述电极层覆盖所述N型外延层衬底表面的肖特基金属层并下凹填满所述沟槽的上部空间。
可选地，所述沟槽的宽度为0.1-1.2μm，深度为0.5-6μm。
可选地，在步骤S2采用高密度等离子体气相沉积氧化层之前，先在所述沟槽内形成一层牺牲氧化层，然后湿法腐蚀去除所述牺牲氧化层，再在所述沟槽内生长一层底层氧化层。
进一步可选地，所述牺牲氧化层厚度为10-125nm。
可选地，采用湿法腐蚀去除步骤S2中所述底部氧化层上方沟槽侧壁上的氧化层、步骤S3中所述沟槽外部的氧化层、以及步骤S5中所述沟槽外部的栅氧层。
可选地，所述底部氧化层的厚度为200-500nm。
可选地，所述栅氧层的厚度为100-500nm。
可选地，所述导电材料为多晶硅或金属。
为实现上述目的及其他相关目的，本发明还提供一种肖特基器件结构，包括：
N型外延层衬底；
沟槽，形成于所述N型外延层衬底上；
底部氧化层，形成于所述沟槽底部；
栅氧层，形成于所述沟槽中部侧壁上；
导电材料，填充于所述沟槽中部；
肖特基金属层，形成于所述N型外延层衬底表面及所述沟槽上部侧壁及所述栅氧层和所述导电材料的表面；
电极层，形成于所述肖特基金属层表面并填满所述沟槽上部；
以及金属引线层，形成于所述电极层上。
可选地，所述沟槽的宽度为0.1-1.2μm，深度为0.5-6μm。
可选地，所述底部氧化层的厚度为200-500nm。
可选地，所述栅氧层的厚度为100-500nm。
可选地，所述导电材料为多晶硅或金属。
如上所述，本发明的肖特基器件的制备方法及结构，具有以下有益效果：
本发明的技术方案采用较深的沟槽，并将沟槽分为底部、中部和上部三段，以分别在底部制作厚氧、中部填充多晶硅及侧壁栅氧、上部制作凹入式的肖特基结。一方面，采用凹入式的肖特基结，可以增加肖特基结的面积，降低正向导通电压；另一方面，利用沟槽MOS结构将肖特基的反向电场压到器件内部，可起到降低反向漏电的作用，同时在MOS结构中采用了底部厚氧，极大提高了器件的耐压、漏电以及抗浪涌的能力。为了在较深的沟槽内得到高质量的底部厚氧，采用了高密度等离子体气相沉积(HDP)的方法并采用光阻填充沟槽，整个沟槽底部厚氧工艺无需增加额外光罩，制作工艺易于实现，成本可控。
该肖特基器件的制备方法及结构本发明方法有利于在保持器件低漏电、耐压的基础上增加器件的抗反向浪涌能力，有效的降低相同器件面积下的沟槽型肖特基器件的正向导通电压，可缩小沟槽间距，减小特征尺寸，提高芯片集成度。
附图说明
图1显示为本发明实施例提供的肖特基器件结构的示意图。
图2a-2f显示为本发明实施例提供的肖特基器件结构的制备流程示意图。
元件标号说明
100 N型外延层衬底
200 底部氧化层
300 栅氧层
400 导电材料
500 肖特基金属层
601 电极层
602 金属引线层
700 光阻
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明制作的肖特基器件采用较深的沟槽，并将沟槽分为底部、中部和上部三段，以分别在底部制作厚氧、中部填充多晶硅及侧壁栅氧、上部制作凹入式的肖特基结。
请参阅图1，本实施例提供一种肖特基器件结构，其包括：
N型外延层衬底100；
沟槽，形成于所述N型外延层衬底100上；
底部氧化层200，形成于所述沟槽底部；
栅氧层300，形成于所述沟槽中部侧壁上；
导电材料400，填充于所述沟槽中部；
肖特基金属层500，形成于所述N型外延层衬底100表面及所述沟槽上部侧壁及所述栅氧层300和所述导电材料400的表面；
电极层601，形成于所述肖特基金属层500表面并填满所述沟槽上部；
以及金属引线层602，形成于所述电极层601上。
其中，N型外延层衬底100可以通过在硅晶圆上生长N型硅外延层得到，所述沟槽形成于N型硅外延层中。
所述沟槽的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。
器件结构中各个部分地具体厚度尺寸可以根据器件的实际需要来确定。具体地，所述沟槽的宽度可以为0.1-1.2μm，深度可以为0.5-6μm；所述底部氧化层200的厚度可以为200-500nm，本实施例为400-500nm；所述栅氧层300的厚度可以为100-500nm。
具体地，所述导电材料400可以为多晶硅或易于填充于沟槽内的其他金属材料。所述电极层601可以为包括Ag或Al的单层或多层导电层。所述金属引线层602可以是单层引线层或多层引线层，其选材和具体布线结构可以根据器件的实际需要来设计。
上述结构中，采用凹入式的肖特基结，增加了肖特基结的面积，降低正向导通电压；利用沟槽MOS结构将肖特基的反向电场压到器件内部，可起到降低反向漏电的作用，同时在MOS结构中采用了底部厚氧，极大提高了器件的耐压、漏电以及抗浪涌的能力。
下面结合附图进一步详细说明本实施例提供的肖特基器件结构的制备方法。
请参阅图2a-2f，本实施例提供一种肖特基器件结构的制备方法，包括如下步骤：
首先，在N型外延层衬底100上形成沟槽。具体地，可以在硅晶圆上生长N型硅外延层作为N型外延层衬底100，然后在N型硅外延层中采用刻蚀或其他适合的方法形成所述沟槽。所述沟槽的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。具体地，所述沟槽的宽度可以为0.1-1.2μm，深度可以为0.5-6μm。
然后，如图2a所示，采用高密度等离子体气相沉积法(HDP)在所述沟槽底部填充一定厚度的底部氧化层200；随后，如图2b所示，去除所述底部氧化层上方沟槽侧壁上的氧化层。其中，所述底部氧化层的厚度可以为200-500nm，本实施例为400-500nm。
作为本实施例的一种实施方式，可以先在所述沟槽内形成一层牺牲氧化层，然后，通过湿法腐蚀，如采用酸液等腐蚀液去除所述牺牲氧化层，再在所述沟槽内生长一层较薄的底层氧化层，而后再采用高密度等离子体气相沉积法在沟槽内填充氧化层。具体地，所述牺牲氧化层厚度可以为10-125nm。
HDP具有很好的填孔特性，可以在较深的沟槽底部得到具有一定厚度的高质量的氧化层。但在利用HDP进行沉积氧化层时，除了在沟槽底部可以得到高质量的底部氧化层200，在沟槽上方的衬底表面也会沉积较厚的氧化层，而在沟槽侧壁上的氧化层相对薄很多，因此HDP沉积氧化层之后，可以先通过湿法腐蚀，如采用酸液等腐蚀液将沟槽侧壁上的氧化层去掉。
接下来，如图2c所示，在所述沟槽内填满光阻700；然后如图2d所示，去除所述沟槽外的氧化层。具体地，先涂覆上光阻700，使沟槽填满光阻700。然后采用直接曝光，或者采用O2干法蚀刻等刻蚀方法将光阻700回吃到沟槽内。再用酸液等腐蚀液去掉N型外延层衬底100表面的氧化层，即采用HDP沉积时在沟槽上方的衬底表面沉积的氧化层。
之后，用O2蚀刻掉或者用酸液去除掉沟槽内的光阻700，在暴露的所述沟槽侧壁上生长栅氧层300，并于所述沟槽内填充导电材料400。然后，去除所述沟槽上部的部分所述导电材料400、上部侧壁上的栅氧层300及所述沟槽外部的栅氧层300，在所述沟槽中部保留栅氧层300及导电材料400，如图2e所示。其中，所述栅氧层在沟槽侧壁上附着厚度可以为100-500nm。
具体地导电材料400可以为多晶硅或易于填充于沟槽内的其他金属材料，本实施例采用多晶硅作为导电材料400。作为本实例的一种实施方式，可以先在沟槽内生长栅氧层和多晶硅；再利用回刻等方法先使多晶硅回刻到沟槽内部；然后采用酸液等腐蚀液去掉侧壁的栅氧层和衬底表面的栅氧层。
再接下来，在所述N型外延层衬底100表面、所述沟槽上部的侧壁及暴露出的所述栅氧层300和导电材料400的表面沉积肖特基金属层500。肖特基金属层500的材料可以为Pt、Ni、Ti、Cr、W、Mo、Co或其他适合的金属，厚度可以为10～1000nm。
最后，在所述肖特金属层500上形成电极层601，并在所述电极层601上形成金属引线层602；如图2f所示，所述电极层601覆盖所述N型外延层衬底100表面的肖特基金属层500并下凹填满所述沟槽的上部空间。所述电极层601可以为包括Ag或Al的单层或多层导电层。所述金属引线层602可以是单层引线层或多层引线层，其选材和具体布线结构可以根据器件的实际需要来设计。
本发明的技术方案采用较深的沟槽，并将沟槽分为底部、中部和上部三段，以分别在底部制作厚氧、中部填充多晶硅及侧壁栅氧、上部制作凹入式的肖特基结。一方面，采用凹入式的肖特基结，可以增加肖特基结的面积，降低正向导通电压；另一方面，利用沟槽MOS结构将肖特基的反向电场压到器件内部，可起到降低反向漏电的作用，同时在MOS结构中采用了底部厚氧，极大提高了器件的耐压、漏电以及抗浪涌的能力。为了在较深的沟槽内得到高质量的底部厚氧，采用了高密度等离子体气相沉积(HDP)的方法并采用光阻填充沟槽，整个沟槽底部厚氧工艺无需增加额外光罩，制作工艺易于实现，成本可控。
综上所述，本发明的肖特基器件的制备方法及结构有利于在保持器件低漏电、耐压的基础上增加器件的抗反向浪涌能力，有效的降低相同器件面积下的沟槽型肖特基器件的正向导通电压，可缩小沟槽间距，减小特征尺寸，提高芯片集成度，并易于实现，成本可控。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种肖特基器件的制备方法，其特征在于，包括以下步骤：
S1在N型外延层衬底上形成沟槽；
S2采用高密度等离子体气相沉积法在所述沟槽底部填充一定厚度的底部氧化层，然后去除所述底部氧化层上方沟槽侧壁上的氧化层；
S3在所述沟槽内填满光阻，然后去除所述沟槽外的氧化层；
S4去除所述光阻，然后在暴露的所述沟槽侧壁上生长栅氧层，并于所述沟槽内填充导电材料；
S5去除所述沟槽上部的部分所述导电材料、上部侧壁上的栅氧层及所述沟槽外部的栅氧层，在所述沟槽中部保留栅氧层及导电材料；
S6在所述N型外延层衬底表面、所述沟槽上部的侧壁及暴露出的所述栅氧层和导电材料的表面沉积肖特基金属层；
S7在所述肖特金属层上形成电极层，并在所述电极层上形成金属引线层；所述电极层覆盖所述N型外延层衬底表面的肖特基金属层并下凹填满所述沟槽的上部空间。
2.根据权利要求1所述的肖特基器件的制备方法，其特征在于：所述沟槽的宽度为0.1-1.2μm，深度为0.5-6μm。
3.根据权利要求1所述的肖特基器件的制备方法，其特征在于：步骤S2采用高密度等离子体气相沉积氧化层之前，先在所述沟槽内形成一层牺牲氧化层，然后湿法腐蚀去除所述牺牲氧化层，再在所述沟槽内生长一层底层氧化层。
4.根据权利要求3所述的肖特基器件的制备方法，其特征在于：所述牺牲氧化层厚度为10-125nm。
5.根据权利要求1所述的肖特基器件的制备方法，其特征在于：采用湿法腐蚀去除步骤S2中所述底部氧化层上方沟槽侧壁上的氧化层、步骤S3中所述沟槽外部的氧化层、以及步骤S5中所述沟槽外部的栅氧层。
6.根据权利要求1所述的肖特基器件的制备方法，其特征在于：所述底部氧化层的厚度为200-500nm。
7.根据权利要求1所述的肖特基器件的制备方法，其特征在于：所述栅氧层的厚度为100-500nm。
8.根据权利要求1所述的肖特基器件的制备方法，其特征在于：所述导电材料为多晶硅或金属。
9.一种肖特基器件结构，其特征在于，包括：
N型外延层衬底；
沟槽，形成于所述N型外延层衬底上；
底部氧化层，形成于所述沟槽底部；
栅氧层，形成于所述沟槽中部侧壁上；
导电材料，填充于所述沟槽中部；
肖特基金属层，形成于所述N型外延层衬底表面及所述沟槽上部侧壁及所述栅氧层和所述导电材料的表面；
电极层，形成于所述肖特基金属层表面并填满所述沟槽上部；
以及金属引线层，形成于所述电极层上。
10.根据权利要求9所述的肖特基器件结构，其特征在于：所述沟槽的宽度为0.1-1.2μm，深度为0.5-6μm。
11.根据权利要求9所述的肖特基器件结构，其特征在于：所述底部氧化层的厚度为200-500nm。
12.根据权利要求9所述的肖特基器件结构，其特征在于：所述栅氧层的厚度为100-500nm。
13.根据权利要求9所述的肖特基器件结构，其特征在于：所述导电材料为多晶硅或金属。
CN201710916405.3A 2017-09-30 2017-09-30 一种肖特基器件的制备方法及结构 Pending CN109599443A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710916405.3A CN109599443A (zh) 2017-09-30 2017-09-30 一种肖特基器件的制备方法及结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710916405.3A CN109599443A (zh) 2017-09-30 2017-09-30 一种肖特基器件的制备方法及结构

Publications (1)

Publication Number Publication Date
CN109599443A true CN109599443A (zh) 2019-04-09

Family

ID=65955697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710916405.3A Pending CN109599443A (zh) 2017-09-30 2017-09-30 一种肖特基器件的制备方法及结构

Country Status (1)

Country Link
CN (1) CN109599443A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802752A (zh) * 2020-12-31 2021-05-14 广州粤芯半导体技术有限公司 半导体器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022155A (zh) * 2011-09-26 2013-04-03 朱江 一种沟槽mos结构肖特基二极管及其制备方法
CN103137710A (zh) * 2011-11-21 2013-06-05 朱江 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN103378146A (zh) * 2012-04-12 2013-10-30 上海北车永电电子科技有限公司 沟槽型金属氧化物半导体场效应管及其制作方法
CN205810825U (zh) * 2016-06-20 2016-12-14 淄博汉林半导体有限公司 一种高导电率的沟槽式肖特基芯片
CN205900555U (zh) * 2016-08-12 2017-01-18 淄博汉林半导体有限公司 一种大导电面积高效率的沟槽式肖特基芯片

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022155A (zh) * 2011-09-26 2013-04-03 朱江 一种沟槽mos结构肖特基二极管及其制备方法
CN103137710A (zh) * 2011-11-21 2013-06-05 朱江 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN103378146A (zh) * 2012-04-12 2013-10-30 上海北车永电电子科技有限公司 沟槽型金属氧化物半导体场效应管及其制作方法
CN205810825U (zh) * 2016-06-20 2016-12-14 淄博汉林半导体有限公司 一种高导电率的沟槽式肖特基芯片
CN205900555U (zh) * 2016-08-12 2017-01-18 淄博汉林半导体有限公司 一种大导电面积高效率的沟槽式肖特基芯片

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802752A (zh) * 2020-12-31 2021-05-14 广州粤芯半导体技术有限公司 半导体器件的制造方法

Similar Documents

Publication Publication Date Title
US9236431B2 (en) Semiconductor device and termination region structure thereof
CN105655402B (zh) 低压超结mosfet终端结构及其制造方法
CN103943688B (zh) 一种肖特基势垒二极管器件结构及其制作方法
CN110600535A (zh) 一种肖特基二极管芯片及其制备方法
US8551867B2 (en) Mesa edge shielding trench Schottky rectifier and method of manufacture thereof
CN104124151B (zh) 一种沟槽结构肖特基势垒二极管及其制作方法
JP2000031505A (ja) ショットキーバリアダイオード
CN109599443A (zh) 一种肖特基器件的制备方法及结构
CN103456796B (zh) 一种沟槽型肖特基功率器件结构及其制造方法
CN103456627B (zh) 一种复合型沟槽栅肖特基器件结构及其制造方法
CN108206220A (zh) 金刚石肖特基二极管的制备方法
CN111129166B (zh) 氧化镓基半导体结构及其制备方法
CN206878007U (zh) 沟槽肖特基二极管
CN105810756B (zh) 一种混合pin肖特基二极管及其制备方法
CN210272370U (zh) 一种肖特基二极管芯片
CN103972306A (zh) 一种具有非连续沟槽设计的肖特基器件结构及其制作方法
CN110648912A (zh) 沟渠式金氧半p-n接面二极管制作方法
CN109004035A (zh) 肖特基器件结构及其制造方法
CN108470719B (zh) 一种复合型tmbs器件及其制造方法
CN108198758B (zh) 一种垂直结构的氮化镓功率二极管器件及其制作方法
TWI466302B (zh) 具有終端結構之金氧半二極體元件及其製法
CN207868205U (zh) 一种碳化硅二极管器件
CN107195692B (zh) 沟槽肖特基二极管及其制作方法
CN207217532U (zh) 集成肖特基结的功率器件结构
CN205488142U (zh) 一种低压超结mosfet终端结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190409