CN205810825U - 一种高导电率的沟槽式肖特基芯片 - Google Patents
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Abstract
一种高导电率的沟槽式肖特基芯片，属于半导体制造领域。其特征在于：其特征在于：包括外延层（4），在外延层（4）的表面设置有多个沟槽，在沟槽的侧壁下部以及沟槽的底部设置有沟槽底部氧化层（3），在沟槽底部氧化层（3）内部填充有多晶硅（2），在外延层（4）的上表面、沟槽侧壁上部以及多晶硅（2）的上表面上设置有肖特基界面（1）。通过本高导电率的沟槽式肖特基芯片，在相同芯片面积的前提下，兼顾了芯片的耐压能力以及正向压降，同时提高了肖特基芯片的导电面积。
Description
技术领域
一种高导电率的沟槽式肖特基芯片，属于半导体制造领域。
背景技术
现有技术的沟槽式肖特基芯片的制造工艺如下：首先在半导体材质的外延层表面刻蚀出若干沟槽，然后在外延层表面进行氧化处理氧化处理之后在外延层的上表面以及沟槽内表面生成氧化层。然后在外延层表面进行多晶硅的填充，填充完成之后将外延层表面的氧化硅绝缘层和多晶硅去除，然后通过现有技术的若干步骤在外延层表面形成肖特基界面，完成肖特基芯片的制作。
利用上述步骤制作而成的沟槽式肖特基芯片的结构如图10所示，在外延层4的上表面并列设置有多个沟槽，在沟槽的内侧壁形成沟槽氧化层9，在沟槽氧化层9内填充有多晶硅2，多晶硅2的上表面与沟槽的上表面高度相同，在沟槽以及外延层的上表面上形成肖特基界面1。
在传统的沟槽式肖特基芯片中，肖特基芯片的耐压强度与沟槽内的沟槽氧化层9的厚度成正比关系。而肖特基芯片在实际工作中，肖特基芯片的耐压性能主要通过沟槽氧化层9底部的部分体现，由于在现有技术中，由于沟槽氧化层9是一次做出的，因此沟槽氧化层9的底部以及侧壁是等厚的，因此出现了如下问题：如果要提高肖特基芯片的耐压能力，则需要在进行氧化处理时增加沟槽氧化层9的整体厚度，由于在形成沟槽氧化层9需要消耗外延层本身的材料，因此如果沟槽氧化层9的体厚度增加，则减小了相邻两个沟槽之间的距离，从而牺牲了有效地导电面积，使得芯片正向压降增大，影响了芯片的整体性能，为保证合适的正向压降要放大芯片的面积，从而导致了芯片体积的增加。如果需要兼顾芯片的整体体积以及正向压降，则需要减小沟槽内沟槽氧化层9的厚度，导致肖特基芯片的耐压能力下降。
同时在传统的沟槽式肖特基芯片中，通过外延层上表面的肖特基界面1同时起到导电界面的作用，介于上述问题，当增加沟槽氧化层9的整体厚度以保证肖特基芯片的耐压性能时，不仅芯片的正向压降会增大，同时会较小肖特基芯片的导电面积，降低导电效率；如果需要兼顾芯片的整体体积、正向压降以及导电效率，则需要减小沟槽内沟槽氧化层的厚度，导致肖特基芯片的耐压能力下降。
发明内容
本实用新型要解决的技术问题是：克服现有技术的不足，提供一种在相同芯片面积的前提下，兼顾了芯片的耐压能力以及正向压降，同时提高了肖特基芯片的导电面积，提高了导电效率的高导电率的沟槽式肖特基芯片。
本实用新型解决其技术问题所采用的技术方案是：该高导电率的沟槽式肖特基芯片，其特征在于：包括外延层，在外延层的表面设置有多个沟槽，在沟槽的侧壁下部以及沟槽的底部设置有沟槽底部氧化层，在沟槽底部氧化层内部填充有多晶硅，在外延层的上表面、沟槽侧壁上部以及多晶硅的上表面上设置有肖特基界面。
优选的，所述的沟槽底部氧化层的厚度为0.2-1.0μm。
优选的，所述的沟槽的宽度为0.25-1.0μm。
优选的，所述的多个沟槽中，相邻两个沟槽之间的间距为1-10μm。
优选的，所述的沟槽侧壁上部的肖特基界面的高度为 0.5-6μm。
所述的外延层为N型半导体或P型半导体。
与现有技术相比，本实用新型所具有的有益效果是：
在本高导电率的沟槽式肖特基芯片中，仅仅在沟槽的底部设置有沟槽底部氧化层，且沟槽底部氧化层的厚度较厚，因此不会影响肖特基芯片的耐压性能。
在沟槽上方没有设置氧化层，因此不会对相邻沟槽之间的距离造成影响，同时保证了本高导电率的沟槽式肖特基芯片导通时的正向压降，保证了芯片的整体性能，而沟槽侧部上方同时做出肖特基芯片，因此大大增加了本高导电率的沟槽式肖特基芯片的导电面积，增加了导电效率。
在本高导电率的沟槽式肖特基芯片中，在进行氧化处理时，在外延层的上表面以及深沟槽侧壁的上部分别残留有不会发生氧化反应的第一氮化硅层和第二氮化硅层，在进行氧化处理时，可以根据耐压需要生成任意厚度的沟槽底部氧化层，同时不会对深沟槽顶部的结构造成任何影响。
附图说明
图1为高导电率的沟槽式肖特基芯片结构示意图。
图2~图9为高导电率的沟槽式肖特基制作步骤示意图。
图10为现有技术沟槽式肖特基芯片结构示意图。
其中：1、肖特基界面 2、多晶硅 3、沟槽底部氧化层 4、外延层 5、第一氮化硅层 6、浅沟槽 7、第二氮化硅层 8、深沟槽 9、沟槽氧化层。
具体实施方式
图1~9是本实用新型的最佳实施例，下面结合附图1~9对本实用新型做进一步说明。
如图1所示，一种高导电率的沟槽式肖特基芯片，包括外延层4，在外延层4的表面设置有多个沟槽，在沟槽的侧壁下部以及沟槽的底部设置有沟槽底部氧化层3，在沟槽底部氧化层3内部填充有多晶硅2，多晶硅2的表面刻蚀到与沟槽底部氧化层3等高的位置。在外延层4的上表面、沟槽侧壁的上部以及多晶硅2的上表面上设置有肖特基界面1。
在传统的肖特基芯片中，其耐压能力是由沟槽底部的氧化层体现的，而在本高导电率的沟槽式肖特基芯片中，仅仅在沟槽的底部设置有沟槽底部氧化层3，且沟槽底部氧化层3的厚度较厚，因此不会影响肖特基芯片的耐压性能。而在沟槽上方没有设置氧化层，因此不会对相邻沟槽之间的距离造成影响，同时保证了本高导电率的沟槽式肖特基芯片导通时的正向压降，保证了芯片的整体性能，而沟槽侧部上方同时做出肖特基芯片，因此大大增加了本高导电率的沟槽式肖特基芯片的导电面积，增加了导电效率。在本高导电率的沟槽式肖特基芯片中，沟槽底部氧化层3的厚度为：0.2-1.0μm，沟槽侧壁上部的肖特基界面1的高度为0.5-6.0μm。
如图2~8所示，制造如图1所示的高导电率的沟槽式肖特基芯片，包括如下步骤：
步骤1，在外延层4上方利用现有技术进行氮化处理，生成一层氮化硅层-第一氮化硅层5，如图2所示。
步骤2，在第一氮化硅层5上表面按照预设计的位置进行刻蚀，刻蚀出若干浅沟槽6，如图3所示。在浅沟槽6刻蚀完毕之后，在浅沟槽6的内表面上重新露出外延层4。浅沟槽6的深度为0.5-6.0μm。
步骤3，在外延层4的上表面进行第二次氮化处理，进行第二次氮化处理之后，在浅沟槽6的内表面氮化形成第二氮化硅层7，在外延层4的上表面原有的第一氮化硅层5的上部同时生成第二氮化硅层7，如图4所示。
步骤4，在外延层4的上表面进行氧化硅层的刻蚀，刻蚀完成之后，外延层4的上部的第二氮化硅层7被刻蚀掉，仅剩第一氮化硅层5，浅沟槽6底部的第二氮化硅层7同时被刻蚀掉，在浅沟槽6的底部再次露出外延层4，在浅沟槽6的侧壁上残留第二氮化硅层7，如图5所示。
步骤5，沿残留在浅沟槽6侧壁的第二氮化硅层7再次对浅沟槽6进行刻蚀，形成深沟槽8。在深沟槽8的底面及侧壁的下部露出外延层4，在深沟槽8的侧壁上部为残留的第二氮化硅层7，如图6所示。深沟槽8的底部到芯片表面的深度为1.0 -10μm。
步骤6，在外延层4的表面进行氧化处理，由于外延层4的上表面残留有第一氮化硅层5，在深沟槽8侧壁的上部残留有第二氮化硅层7，因此不会发生氧化反应，氧化反应仅发生在深沟槽8侧壁的底部以及底面的位置，即外延层4露出的位置，氧化生成沟槽底部氧化层3。
在上述的制造步骤中，由于在之前的步骤1~步骤5中在外延层4的上表面以及深沟槽8侧壁的上部分别残留有不会发生氧化反应的第一氮化硅层5和第二氮化硅层7，在步骤6中进行氧化处理时，可以根据耐压需要生成任意厚度的沟槽底部氧化层3，同时不会对深沟槽8顶部的结构造成任何影响。
步骤7，在深沟槽8内进行多晶硅2的填充，然后将填充的多晶硅2进行刻蚀，使多晶硅2上表面低于沟槽底部氧化层3下方，如图8所示。
步骤8，去除外延层4表面残留的第一氮化硅层5以及深沟槽8侧壁上方的第二氮化硅层7，如图9所示。
步骤9，在外延层4的上表面、深沟槽8侧壁上方以及多晶硅2的上表面利用现有技术做出肖特基界面1。肖特基界面1的材质为：钛、铂、钼、钒、钨、铝或这些金属的不同组合，制成如图1所示的高导电率的沟槽式肖特基芯片。
以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。
Claims (6)
1.一种高导电率的沟槽式肖特基芯片，其特征在于：包括外延层（4），在外延层（4）的表面设置有多个沟槽，在沟槽的侧壁下部以及沟槽的底部设置有沟槽底部氧化层（3），在沟槽底部氧化层（3）内部填充有多晶硅（2），在外延层（4）的上表面、沟槽侧壁上部以及多晶硅（2）的上表面上设置有肖特基界面（1）。
2.根据权利要求1所述的高导电率的沟槽式肖特基芯片，其特征在于：所述的沟槽底部氧化层（3）的厚度为0.2-1.0μm。
3.根据权利要求1所述的高导电率的沟槽式肖特基芯片，其特征在于：所述的沟槽的宽度为0.25-1.0μm。
4.根据权利要求1所述的高导电率的沟槽式肖特基芯片，其特征在于：所述的多个沟槽中，相邻两个沟槽之间的间距为1-10μm。
5.根据权利要求1所述的高导电率的沟槽式肖特基芯片，其特征在于：所述的沟槽侧壁上部的肖特基界面（1）的高度为 0.5-6μm。
6.根据权利要求1所述的高导电率的沟槽式肖特基芯片，其特征在于：所述的外延层为N型半导体或P型半导体。
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| CN201620604016.8U CN205810825U (zh) | 2016-06-20 | 2016-06-20 | 一种高导电率的沟槽式肖特基芯片 |
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Cited By (1)
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|---|---|---|---|---|
| CN109599443A (zh) * | 2017-09-30 | 2019-04-09 | 华润微电子（重庆）有限公司 | 一种肖特基器件的制备方法及结构 |
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