CN205900555U - 一种大导电面积高效率的沟槽式肖特基芯片 - Google Patents

Abstract

一种大导电面积高效率的沟槽式肖特基芯片，属于半导体制造领域。包括外延层（3），在外延层（3）的表面开设有多个沟槽（5），其特征在于：在所述沟槽（5）的底部形成与外延层（3）半导体类型相反的反型区，在沟槽（5）侧壁的中下部设置有氧化层（4），在沟槽（5）内部填充有多晶硅（6），在外延层（3）的表面，沟槽（5）侧壁上部以及多晶硅（6）的表面形成肖特基界面（1）。在本大导电面积的沟槽式肖特基芯片中，在相同芯片面积的前提下，兼顾了芯片的耐压能力以及导电面积，提高了导电效率同时反向电压的承受能力大大提高。

Description

一种大导电面积高效率的沟槽式肖特基芯片

技术领域

一种大导电面积高效率的沟槽式肖特基芯片，属于半导体制造领域。

背景技术

现有技术的沟槽式肖特基芯片的制造工艺如下：首先在半导体材质的外延层表面刻蚀出若干沟槽，然后在外延层表面进行氧化处理氧化处理之后在外延层的上表面以及沟槽内表面生成氧化层。然后在外延层表面进行多晶硅的填充，填充完成之后将外延层表面的氧化硅绝缘层和多晶硅去除，然后通过现有技术的若干步骤在外延层表面形成肖特基界面，完成肖特基芯片的制作。

利用上述步骤制作而成的沟槽式肖特基芯片的结构如图7所示，在外延层3的上表面并列设置有多个沟槽5，在沟槽5的内侧壁形成氧化层4，在氧化层4内填充有多晶硅6，多晶硅6的上表面与沟槽5的上表面高度相同，在沟槽5以及外延层3的上表面上形成肖特基界面1。

在传统的沟槽式肖特基芯片中，外延层上表面两沟槽5之间的肖特基界面1起到导电界面的作用，同时由于肖特基芯片的耐压能力是由氧化层4底部的厚度实现的，由于在生成氧化层4时会消耗外延层3本身的半导体材料，因此会减小相邻两个沟槽5之间的距离，从而牺牲了有效地导电面积，使得芯片的导电效率增大，同时芯片正向压降增大，影响了芯片的整体性能，为保证合适的导电面积则要增加相邻两沟槽5之间的距离，从而放大芯片的面积。如果需要兼顾芯片的整体体积以及正向压降，则需要减小沟槽5内氧化层4的厚度，导致肖特基芯片的耐压能力下降。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种在相同芯片面积的前提下，兼顾了芯片的耐压能力以及导电面积，提高了导电效率同时反向电压的承受能力大大提高的大导电面积的沟槽式肖特基芯片。

本实用新型解决其技术问题所采用的技术方案是：该大导电面积高效率的沟槽式肖特基芯片，包括外延层，在外延层的表面开设有多个沟槽，其特征在于：在所述沟槽的底部形成与外延层半导体类型相反的反型区，在沟槽侧壁的中下部设置有氧化层，在沟槽内部填充有多晶硅，在外延层的表面，沟槽侧壁上部以及多晶硅的表面形成肖特基界面。

优选的，所述的氧化层的上端与沟槽上端的距离占沟槽深度的4/5~1/5。

优选的，所述的多晶硅的上表面与氧化层的上端平齐。

优选的，所述的沟槽的宽度为0.2~1.0μm。

优选的，所述的多个沟槽中，相邻两沟槽之间的间距为1~10μm。

优选的，所述的沟槽的深度为1~10μm。

优选的，所述的氧化层的厚度为50nm~500nm。

优选的，所述的外延层为N型半导体，所述的反型层为P型区。

优选的，所述的P型区的厚度为0.2~0.5μm。

与现有技术相比，本实用新型所具有的有益效果是：

在本大导电面积的沟槽式肖特基芯片中，在相同芯片面积的前提下，兼顾了芯片的耐压能力以及导电面积，提高了导电效率同时反向电压的承受能力大大提高。

而在本大导电面积高效率的沟槽式肖特基芯片中，将沟槽底部用于起到耐压作用的氧化层去掉并通过反型区代替，因此在进行氧化步骤时，无需考虑底部氧化层所起到的耐压作用，因此不必将氧化层设置过厚，因此大大降低了相邻两沟槽之间的距离消耗，保证了导电面积，并且虽然将沟槽侧壁的中上部未设置氧化层，但是对芯片的耐压性能没有造成影响。在沟槽的底部以反型区代替了氧化层，因此反型区与N型半导体的外延层之间形成了PN结，因此承受反向电压的能力大大提高。

同时将沟槽侧壁上方的氧化层以肖特基界面代替，因此弥补了生成氧化层时相邻两沟槽之间缩小的距离，从而保证了本大导电面积高效率的沟槽式肖特基芯片导通时的正向压降的参数，大大增加了本大导电面积高效率的沟槽式肖特基芯片的导电面积，增加了导电效率。

附图说明

图1为大导电面积高效率的沟槽式肖特基芯片结构示意图。

图2~6为大导电面积高效率的沟槽式肖特基芯片制造步骤示意图。

图7为现有技术沟槽式肖特基芯片结构示意图。

其中：1、肖特基界面 2、P型区 3、外延层 4、氧化层 5、沟槽 6、多晶硅。

具体实施方式

图1~6是本实用新型的最佳实施例，下面结合附图1~7对本实用新型做进一步说明。

如图1所示，一种大导电面积高效率的沟槽式肖特基芯片，包括N型半导体的外延层3，在外延层3的表面设置有多个沟槽5，在沟槽5的底部扩散形成P型区2。在沟槽5侧壁的中下部设置有氧化层4，在沟槽5内同时填充有多晶硅6，多晶硅6的顶部与氧化层4的上端平齐，在外延层3的上表面、沟槽5侧壁的中上部以及多晶硅6的表面形成肖特基界面1。氧化层4上端与沟槽5上端的距离占沟槽5深度的4/5~1/5。沟槽5的宽度为0.2~1.0μm，沟槽5的深度为1~10μm，相邻两沟槽5之间的间距为1~10μm。P型区2的厚度为0.2~0.5μm，P型区2的掺杂浓度为外延层3掺杂浓度的2~100倍，氧化层4的厚度为50nm—500nm。

在传统的肖特基芯片中，其耐压能力是由沟槽5内壁中下部的氧化层4的厚度体现的，由于沟槽5内部的氧化层4是一次氧化形成的，所以沟槽5内部的氧化层4的厚度相同，如果氧化层4的厚度过厚会牺牲掉相邻两沟槽5之间的距离，造成导电面积减小。

而在本大导电面积高效率的沟槽式肖特基芯片中，将沟槽5底部用于起到耐压作用的氧化层4去掉并通过P型区2代替，因此在进行氧化步骤时，无需考虑底部氧化层4所起到的耐压作用，因此不必将氧化层4设置过厚，因此大大降低了相邻两沟槽5之间的距离消耗，保证了导电面积，并且虽然沟槽5侧壁的中上部未设置氧化层4，但是对芯片的耐压性能没有造成影响。在沟槽5的底部以P型区2代替了氧化层4，因此P型区2与N型半导体的外延层3之间形成了PN结，因此承受反向电压的能力大大提高。

同时将沟槽5侧壁上方的氧化层4以肖特基界面1代替，因此弥补了生成氧化层4时相邻两沟槽5之间缩小的距离，从而保证了本大导电面积高效率的沟槽式肖特基芯片导通时的正向压降的参数，大大增加了本大导电面积高效率的沟槽式肖特基芯片的导电面积，增加了导电效率。

如图2~6所示，制造如图1所示的大导电面积高效率的沟槽式肖特基芯片，包括如下步骤：

步骤1，在外延层3上方刻蚀出多个沟槽5，沟槽5的深度为1~10μm，如图2所示。

步骤2，在外延层3表面进行氧化处理，在外延层3的上表面以及沟槽5的内表面形成连续的氧化层4，如图3所示。

步骤3，去掉沟槽5底部的氧化层4，并在沟槽5底部注入硼，扩散形成位于沟槽5底部的P型区2，P型区2的浓度为外延层3掺杂浓度的2~100倍，如图4所示。

步骤4，在沟槽5内填充多晶硅6，然后将多晶硅6刻蚀到沟槽5的4/5~1/5处，如图5所示。

步骤5，去除沟槽5侧壁的氧化层4，使氧化层4的上端与多晶硅6的上表面平齐，如图6所示。

步骤6，在外延层3、沟槽5的侧壁以及多晶硅6的上方形成肖特基界面1，制成如图1所示的大导电面积高效率的沟槽式肖特基芯片。

以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。

Claims (9)

1.一种大导电面积高效率的沟槽式肖特基芯片，包括外延层（3），在外延层（3）的表面开设有多个沟槽（5），其特征在于：在所述沟槽（5）的底部形成与外延层（3）半导体类型相反的反型区，在沟槽（5）侧壁的中下部设置有氧化层（4），在沟槽（5）内部填充有多晶硅（6），在外延层（3）的表面，沟槽（5）侧壁上部以及多晶硅（6）的表面形成肖特基界面（1）。

2.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的氧化层（4）的上端与沟槽（5）上端的距离占沟槽（5）深度的4/5~1/5。

3.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的多晶硅（6）的上表面与氧化层（4）的上端平齐。

4.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的沟槽（5）的宽度为0.2~1.0μm。

5.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的多个沟槽（5）中，相邻两沟槽（5）之间的间距为1~10μm。

6.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的沟槽（5）的深度为1~10μm。

7.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的氧化层（4）的厚度为50nm~500nm。

8.根据权利要求1所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的外延层（3）为N型半导体，所述的反型层为P型区（2）。

9.根据权利要求8所述的大导电面积高效率的沟槽式肖特基芯片，其特征在于：所述的P型区（2）的厚度为0.2~0.5μm。