CN114566551A - 一种宽沟槽大功率肖特基二极管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 64
- 239000010703 silicon Substances 0.000 claims description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 63
- 239000010410 layer Substances 0.000 claims description 61
- 239000002184 metal Substances 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 230000000873 masking effect Effects 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000004888 barrier function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
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- Power Engineering (AREA)
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Abstract
本发明提供了一种宽沟槽大功率肖特基二极管及其制备方法，所述肖特基二极管包括阴极金属、设置在所述阴极金属上端的硅衬底、设置在所述硅衬底上端的第一硅外延层、设置在所述第一硅外延层上端的阳极金属、二氧化硅保护层。本发明的肖特基二极管及其制备方法，能够适应于中小型企业的生产制备，在保证不影响肖特基二极管正向导通功率大小的前提下，还能填充更多的多晶硅，以提升肖特基二极管的ESD和抗浪涌电流能力。
Description
技术领域
本发明涉及肖特基二极管技术领域，具体涉及一种宽沟槽大功率肖特基二极管及其制备方法。
背景技术
肖特基二极管是以其发明人肖特基博士命名的，一般是指平面型肖特基势垒二极管。自从平面肖特基二极管产生以来，就受到了人们的关注。平面肖特基二极管具有优异的高频特性和较低的正向开启电压，这些独特的性质使得其在太阳能电池、开关电源、汽车以及手机等多个领域都有着较大的应用潜力。但是，在反向偏压下，镜像力使势垒降低的效应，导致了平面肖特基二极管存在阻断能力差的缺点。
沟槽型肖特基二极管是在平面型二极管的基础上，利用了金属-半导体-硅的MOS效应而发明出来的沟槽型肖特基势垒二极管。其主要特点是随着反向电压升高，通过MOS效应，沟槽之间提前夹断，电场强度在到达硅表面之前，降为零，避免在表面击穿，提高了阻断能力。另外，其相对于平面二极管还有着其它不可比拟的优势，主要表现在ESD和抗浪涌电流能力增强，更小的芯片面积，相同的衬底和金属条件下，反向漏电流较低，Vf较低等。
目前，沟槽型肖特基二极管的普遍存在以下问题：①中小型企业受限于技术的不成熟以及刻蚀工艺的局限性，沟槽的深度普遍不高于15um；②部分厂商为了提升肖特基二极管的 ESD和抗浪涌电流能力，通常采用加大沟槽宽度的手段，以填充更多的多晶硅，而沟槽直接与阳极金属连接，由于沟槽太宽，牺牲了阳极金属与硅外延层接触形成的肖特基势垒面积，即影响了沟槽型肖特基二极管正向导通功率大小。因此，亟需一种肖特基二极管，能够适应于中小型企业的生产制备，在保证不影响沟槽型肖特基二极管正向导通功率大小的前提下，还能填充更多的多晶硅，以提升肖特基二极管的ESD和抗浪涌电流能力。
发明内容
针对以上问题，本发明提供一种宽沟槽大功率肖特基二极管及其制备方法，能够适应于中小型企业的生产制备，在保证不影响肖特基二极管正向导通功率大小的前提下，还能填充更多的多晶硅，以提升肖特基二极管的ESD和抗浪涌电流能力。
为实现上述目的，本发明通过以下技术方案来解决：
一种宽沟槽大功率肖特基二极管，所述肖特基二极管包括阴极金属、设置在所述阴极金属上端的硅衬底、设置在所述硅衬底上端的第一硅外延层、设置在所述第一硅外延层上端的阳极金属、二氧化硅保护层；
所述第一硅外延层上端形成有多个沟槽，所述沟槽包括第一填充区域、位于所述第一填充区域上侧的第二填充区域，所述第一填充区域内填充有多晶硅，所述第二填充区域内填充有第二硅外延层，所述第二硅外延层内侧形成有向下凹陷的避让槽，所述阳极金属上形成有多个向下弯折的接触部，所述接触部固定在所述避让槽内并且其底部与所述多晶硅上端连接。
具体的，所述沟槽的宽度为L，所述接触部底部的宽度为D，L≥2D。
具体的，所述沟槽的宽度不小于0.7μm。
具体的，所述沟槽的深度为H，H＜10μm。
具体的，所述第一硅外延层上端经过掺硼后形成P型保护环，所述P型保护环位于所述阳极金属边缘下方。
一种肖特基二极管的制备方法，包括以下步骤：
S1准备硅衬底，在硅衬底上生长第一硅外延层，在第一硅外延层上端生长掩蔽层，经过光刻、刻蚀后形成多个沟槽，去除掩蔽层；
S2在沟槽内先填充多晶硅；
S3在多晶硅上端再生长第二硅外延层；
S4在第二硅外延层上端生长掩蔽层，经过光刻、刻蚀后形成向下凹陷的避让槽；
S5在第一硅外延层上端生长一层二氧化硅保护层；
S6刻蚀去除二氧化硅保护层中部；
S7在二氧化硅保护层中部沉积一层阳极金属，在硅衬底下端沉积一层阴极金属。
具体的，完成步骤S1/S2/S3/S4/S6后，还需要对硅外延层上端扩散硼，使述阳极金属边缘下方形成P型保护环。
本发明的有益效果是：
本发明的肖特基二极管及其制备方法，将沟槽分成第一填充区域和第二填充区域，在第一填充区域内填充有多晶硅，在第二填充区域内填充有第二硅外延层，并使第二硅外延层内侧形成有向下凹陷的避让槽，将阳极金属上的接触部固定在避让槽内并且底部与多晶硅上端连接，对于无法刻蚀深沟槽的中小型企业的来说，也能够实现生产制备，在保证不影响肖特基二极管正向导通功率大小的前提下，加大沟槽的宽度，还能填充更多的多晶硅，以提升肖特基二极管的ESD和抗浪涌电流能力。
附图说明
图1为本发明的肖特基二极管的结构示意图。
图2为本发明的肖特基二极管的制备流程图。
附图标记为：阴极金属1、硅衬底2、第一硅外延层3、阳极金属4、二氧化硅保护层5、沟槽6、多晶硅7、第二硅外延层8、避让槽9、接触部10、P型保护环11。
具体实施方式
下面结合实施例和附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
如图1所示：一种宽沟槽大功率肖特基二极管，肖特基二极管包括阴极金属1、设置在阴极金属1上端的硅衬底2、设置在硅衬底2上端的第一硅外延层3、设置在第一硅外延层3上端的阳极金属4、二氧化硅保护层5；第一硅外延层3上端形成有多个沟槽6，沟槽6包括第一填充区域、位于第一填充区域上侧的第二填充区域，第一填充区域内填充有多晶硅7，第二填充区域内填充有第二硅外延层8，第二硅外延层8内侧形成有向下凹陷的避让槽9，阳极金属4上形成有多个向下弯折的接触部10，接触部10固定在避让槽9内并且其底部与多晶硅7上端连接，阳极金属4与第一硅外延层3的接触面形成肖特基势垒，接触部10下端两侧面与第二硅外延层8的接触面形成肖特基势垒。
优选的，沟槽6的宽度为L，接触部10底部的宽度为D，L≥2D。
优选的，沟槽6的宽度不小于0.7μm。
优选的，沟槽6的深度为H，H＜10μm。
优选的，第一硅外延层3上端经过掺硼后形成P型保护环11，P型保护环11位于阳极金属4边缘下方。
如图2所示：一种肖特基二极管的制备方法，包括以下步骤：
S1准备硅衬底2，在硅衬底2上生长第一硅外延层3，在第一硅外延层3上端生长掩蔽层，经过光刻、刻蚀后形成多个沟槽6，去除掩蔽层；
S2在沟槽6内先填充多晶硅7；
S3在多晶硅7上端再生长第二硅外延层8；
S4在第二硅外延层8上端生长掩蔽层，经过光刻、刻蚀后形成向下凹陷的避让槽9；
S5在第一硅外延层3上端生长一层二氧化硅保护层5；
S6刻蚀去除二氧化硅保护层5中部；
S7在二氧化硅保护层5中部沉积一层阳极金属4，在硅衬底2下端沉积一层阴极金属1。
以上实施例仅表达了本发明的1种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种宽沟槽大功率肖特基二极管，所述肖特基二极管包括阴极金属(1)、设置在所述阴极金属(1)上端的硅衬底(2)、设置在所述硅衬底(2)上端的第一硅外延层(3)、设置在所述第一硅外延层(3)上端的阳极金属(4)、二氧化硅保护层(5)，其特征在于：
所述第一硅外延层(3)上端形成有多个沟槽(6)，所述沟槽(6)包括第一填充区域、位于所述第一填充区域上侧的第二填充区域，所述第一填充区域内填充有多晶硅(7)，所述第二填充区域内填充有第二硅外延层(8)，所述第二硅外延层(8)内侧形成有向下凹陷的避让槽(9)，所述阳极金属(4)上形成有多个向下弯折的接触部(10)，所述接触部(10)固定在所述避让槽(9)内并且其底部与所述多晶硅(7)上端连接。
2.根据权利要求1所述的一种宽沟槽大功率肖特基二极管，其特征在于，所述沟槽(6)的宽度为L，所述接触部(10)底部的宽度为D，L≥2D。
3.根据权利要求1所述的一种宽沟槽大功率肖特基二极管，其特征在于，所述沟槽(6)的宽度不小于0.7μm。
4.根据权利要求1所述的一种宽沟槽大功率肖特基二极管，其特征在于，所述沟槽(6)的深度为H，H＜10μm。
5.根据权利要求1所述的一种宽沟槽大功率肖特基二极管，其特征在于，所述第一硅外延层(3)上端经过掺硼后形成P型保护环(11)，所述P型保护环(11)位于所述阳极金属(4)边缘下方。
6.一种如权利要求1～5任意一项所述肖特基二极管的制备方法，其特征在于，包括以下步骤：
S1准备硅衬底(2)，在硅衬底(2)上生长第一硅外延层(3)，在第一硅外延层(3)上端生长掩蔽层，经过光刻、刻蚀后形成多个沟槽(6)，去除掩蔽层；
S2在沟槽(6)内先填充多晶硅(7)；
S3在多晶硅(7)上端再生长第二硅外延层(8)；
S4在第二硅外延层(8)上端生长掩蔽层，经过光刻、刻蚀后形成向下凹陷的避让槽(9)；
S5在第一硅外延层(3)上端生长一层二氧化硅保护层(5)；
S6刻蚀去除二氧化硅保护层(5)中部；
S7在二氧化硅保护层(5)中部沉积一层阳极金属(4)，在硅衬底(2)下端沉积一层阴极金属(1)。
7.根据权利要求6所述的一种肖特基二极管的制备方法，其特征在于，完成步骤S1/S2/S3/S4/S6后，还需要对硅外延层上端扩散硼，使述阳极金属(4)边缘下方形成P型保护环(11)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210157089.7A CN114566551A (zh) | 2022-02-21 | 2022-02-21 | 一种宽沟槽大功率肖特基二极管及其制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114566551A true CN114566551A (zh) | 2022-05-31 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| CN (1) | CN114566551A (zh) |
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-
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|---|---|---|---|
| PB01 | Publication | ||
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