CN209626219U - 一种半导体功率器件 - Google Patents

Abstract

本实用新型提出一种半导体功率器件，其在半导体基板的第一导电类型外延层上表面开设三个沟槽，第一沟槽和第二沟槽之间、第二沟槽相互之间、第二沟槽和第三沟槽之间的第一表面上设置有硬掩膜层；三个沟槽内壁及其外围均设有栅氧化层，三个沟槽内均填满导电多晶硅，三个沟槽及其外围、硬掩膜层上方均覆盖有绝缘介质层；三个沟槽的外围均从上至下设有第一导电类型注入层和第二导电类型注入层；第一沟槽及其外围上方的绝缘介质层上覆盖有金属层，第三沟槽及其外围上方的绝缘介质层上覆盖有第二金属层。本实用新型在保证器件的性能和可靠性的基础上，光罩层数减少至3层，有效降低制造成本。

Description

一种半导体功率器件

技术领域

本实用新型属于半导体技术领域，尤其是一种半导体功率器件。

背景技术

高电压、大功率的沟槽型MOS器件产品依然在使用六层光刻甚至八层光刻的制造技术，其成本高、制造周期长、竞争力低。

现有中国专利ZL 201010003953.5中公开了《沟槽型大功率MOS器件及其制造方法》，涉及了一种利用6次光刻技术制造的沟槽型MOS器件，包括位于半导体基板上的元胞区和终端保护结构，所述元胞区位于半导体基板的中心区；所述元胞区的外围设有终端保护结构；所述终端保护结构包括位于其内圈的分压保护区和位于其外圈的截止保护区；其特征是：在所述MOS器件的截面上，所述分压保护区内的第二导电类型层与第一导电类型外延层间构成PN结，所述元胞区与截止保护区内对应的第二导电类型层为同一制造层，所述分压保护区内对应的第二导电类型层的深度大于元胞区与截止保护区内对应的第二导电类型层的深度；在所述截面上，所述分压保护区与截止保护区利用场氧化层及场氧化层下方的第一导电类型外延层相隔离；所述分压保护区内第二导电类型层与邻近的截止保护区内第二导电类型层间的水平距离大于第一导电类型外延层的厚度；第一导电类型层包括位于半导体基板底部的第一导电类型衬底及位于第一导电类型衬底上面的第一导电类型外延层，以及位于第一导电类型外延层上部的第一导电类型注入区；所述第二导电类型层位于第一导电类型外延层的上部；所述第一导电类型衬底的底面为半导体基板的第二主面，第一导电类型外延层的表面为半导体基板的第一主面；在所述MOS器件的截面上，所述分压保护区内设置栅极引出端沟槽，所述栅极引出端沟槽位于第二导电类型层内，栅极引出端沟槽内壁表面生长有绝缘栅氧化层，栅极引出端沟槽内淀积有导电多晶硅，所述栅极引出端沟槽的上部设有第二欧姆接触孔，第二欧姆接触孔内设置接触孔填充金属；所述栅极引出端沟槽上方设有栅极金属，所述栅极金属与第二欧姆接触孔内的接触孔填充金属连接成等电位；所述分压保护区对应于设置第二欧姆接触孔外的其余部分由绝缘介质覆盖。

专利ZL 201010003953.5中实用新型的沟槽型MOS器件，采用六次光刻的制造技术，其制造成本高、生产周期长、竞争力低。

现有中国专利ZL 200710302461.4中公开了《一种深沟槽大功率MOS器件及其制造方法》，涉及了一种利用四次光刻技术制造的沟槽型功率MOS器件；其实用新型结构如所述专利ZL 200710302461.4中图4所示，其实用新型的基本思想为：一种沟槽型MOS器件，在俯视平面上，包含中心区的有源区和外围的终端保护结构；所述终端保护结构由沟槽型的保护环及一个沟槽型的截止环组成；所述保护环的沟槽位于轻掺杂的第二导电类型注入层，深度深入第二导电类型注入层下方的第一导电类型注入层。

随着沟槽型MOS器件设计和工艺的不断成熟，其市场竞争日益激烈，降低器件的制造成本，提高器件的性能及可靠性日趋重要。在不影响器件性能的前提下，减少器件制造工艺中的光刻次数是降低器件成本的重要手段之一。

实用新型内容

本实用新型所解决的技术问题是：提供一种3层光罩层的半导体功率器件，其采用了3层光照，制造工艺简单，有效降低了制造成本。

实现本实用新型目的的技术解决方案为：

一种半导体功率器件，包括半导体基板，所述半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层，第一表面为第一导电类型外延层的上表面，第二表面为第一导电类型衬底的下表面；

第一表面开有垂直方向上的第一沟槽、第二沟槽和第三沟槽，第一沟槽和第二沟槽之间、第二沟槽相互之间、第二沟槽和第三沟槽之间的第一表面上均设置有硬掩膜层；

第一沟槽内壁及其外围的第一表面上方、第二沟槽内壁及其外围的第一表面上方、第三沟槽内壁及其外围的第一表面上方均设置有栅氧化层，第一沟槽内、第二沟槽内、第三沟槽内均填满导电多晶硅，第一沟槽上方及其外围上方、第二沟槽上方及其外围上方、第三沟槽上方及其外围上方、硬掩膜层上方均覆盖有绝缘介质层；第一沟槽外围的第一表面下方、第二沟槽外围的第一表面下方、第三沟槽外围的第一表面下方均设置有第二导电类型注入层，所述第二导电类型注入层贯穿整个终端保护区，第一沟槽外围的栅氧化层下方、第二沟槽外围的栅氧化层下方、第三沟槽外围的栅氧化层下方均设置有第一导电类型注入层，所述第二沟槽之间的第一导电类型注入层通过硬掩膜层及第二导电类型注入层阻挡隔断，形成具有耐压功能的终端结构，所述第二导电类型注入层位于第一导电类型外延层的上部；第一沟槽及其外围上方的绝缘介质层上覆盖有第一金属层，该第一金属层向下延伸至第一引线孔内，所述第一引线孔贯穿绝缘介质层、第一沟槽外围的栅氧化层、第一沟槽外围的第一导电类型注入层直至第一沟槽外围的第二导电类型注入层的上部；第三沟槽及其外围上方的绝缘介质层上覆盖有第二金属层，该第二金属层向下延伸至第二引线孔内和第三引线孔内，所述第二引线孔贯穿绝缘介质层直至第三沟槽内导电多晶硅的上部，第三引线孔贯穿绝缘介质层、第三沟槽外围与第二沟槽不相邻的硬掩膜层直至第二导电类型注入层的上部。

本实用新型采用以上技术方案与现有技术相比，具有的技术效果是：本实用新型在保证器件的性能和可靠性的基础上，光罩层数减少至3层，有效降低制造成本。

附图说明

图1是在半导体基板第一表面上淀积硬掩膜层的结构示意图；

图2是刻蚀第一沟槽、第二沟槽、第三沟槽后的结构示意图；

图3是刻蚀硬掩膜层后的结构示意图；

图4是生长栅氧化层后的结构示意图；

图5是淀积并刻蚀导电多晶硅后的结构示意图；

图6是注入P型杂质离子后的结构示意图；

图7是注入N型杂质离子后的结构示意图；

图8是淀积绝缘介质层后的结构示意图；

图9是淀积金属层后的结构示意图；

附图标记含义：1：N型衬底，2：N型外延层，3：硬掩膜层，4：第一沟槽，5：第二沟槽，6：硬掩膜层，7：栅氧化层，8：导电多晶硅，9：P型注入层，10：N型注入层，11：绝缘介质层，12：第一引线孔，13：第二引线孔，14：第三引线孔，15：第一金属层，16：第二金属层。

具体实施方式

下面详细描述本实用新型的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。

本实用新型提供的一种半导体功率器件，如图9所示，其包括半导体基板，所述半导体基板包括重掺杂的N型衬底1和轻掺杂的N型外延层2，第一表面为N型外延层2的上表面，第二表面为N型衬底1的下表面；

第一表面开有垂直方向上的第一沟槽4、第二沟槽5和第三沟槽6，第一沟槽4和第二沟槽5之间、第二沟槽5相互之间、第二沟槽5和第三沟槽6之间的第一表面上均设置有硬掩膜层3；

第一沟槽4内壁及其外围的第一表面上方、第二沟槽5内壁及其外围的第一表面上方、第三沟槽6内壁及其外围的第一表面上方均设置有栅氧化层7，第一沟槽4内、第二沟槽5内、第三沟槽6内均填满导电多晶硅8，第一沟槽4上方及其外围上方、第二沟槽5上方及其外围上方、第三沟槽6上方及其外围上方、硬掩膜层3上方均覆盖有绝缘介质层11；第一沟槽4外围的第一表面下方、第二沟槽5外围的第一表面下方、第三沟槽6外围的第一表面下方均设置有P型注入层9，所述P型注入层9贯穿整个终端保护区，第一沟槽4外围的栅氧化层7下方、第二沟槽5外围的栅氧化层7下方、第三沟槽6外围的栅氧化层7下方均设置有N型注入层10，所述第二沟槽5之间的N型注入层10通过硬掩膜层3及P型注入层9阻挡隔断，形成具有耐压功能的终端结构，所述P型注入层9位于N型外延层2的上部；第一沟槽4及其外围上方的绝缘介质层11上覆盖有第一金属层15，该第一金属层15向下延伸至第一引线孔12内，所述第一引线孔12贯穿绝缘介质层11、第一沟槽4外围的栅氧化层7、第一沟槽4外围的N型注入层10直至第一沟槽4外围的P型注入层9的上部；第三沟槽6及其外围上方的绝缘介质层11上覆盖有第二金属层16，该第二金属层16向下延伸至第二引线孔13内和第三引线孔14内，所述第二引线孔13贯穿绝缘介质层11直至第三沟槽6内导电多晶硅8的上部，第三引线孔14贯穿绝缘介质层11、第三沟槽6外围与第二沟槽5不相邻的硬掩膜层3直至N型注入层的上部。

上述半导体功率器件的制备方法如下：

步骤1、提供具有两个相对表面的N型半导体基板，所述N型半导体基板包括重掺杂的N型衬底1和轻掺杂的N型外延层2，定义N型外延层2的上表面为第一表面，如图1所示；

步骤2、在第一表面上淀积硬掩膜层3，如图1所示，通过光刻定义出硬掩膜刻蚀区域并刻蚀硬掩膜层3，形成用于沟槽刻蚀的硬掩膜；

步骤3、刻蚀第一表面形成垂直方向上的沟槽，所述沟槽包括第一沟槽4、第二沟槽5和第三沟槽6，如图2所示，所述第二沟槽5之间的硬掩膜层3宽度大于第一沟槽4之间的硬掩膜层3宽度，所述第一沟槽4之间的硬掩膜层3宽度小于两倍的硬掩膜层3厚度；

步骤4、采用湿法刻蚀第一表面上的硬掩膜层3，第一沟槽4外围的硬掩膜层3完全刻蚀，刻蚀度为第二沟槽5之间的硬掩膜层3宽度的二分之一，第二沟槽5外围的硬掩膜层3部分刻蚀，保留第一沟槽4与第二沟槽5之间、第二沟槽5与第三沟槽6之间的第一表面上的部分硬掩膜层3，保留第二沟槽5相互之间的第一表面上的部分硬掩膜层3，如图3所示；

步骤5、在第一表面上生长栅氧化层7，该栅氧化层7覆盖所述第一沟槽4内壁及其外围的第一表面、第二沟槽5内壁及其外围的第一表面、第三沟槽6内壁及其外围的第一表面，如图4所示；

步骤6、淀积并刻蚀导电多晶硅8，使第一沟槽4、第二沟槽5和第三沟槽6内均填满导电多晶硅8，如图5所示；

步骤7：从栅氧化层7上注入P型杂质并退火，在第一沟槽4外围的第一表面的下方、第二沟槽5外围的第一表面的下方、第三沟槽6外围的第一表面的下方形成P型注入层9，所述P型注入层9位于N型外延层2的上部，P型注入层9贯穿终端保护区，如图6所示；

步骤8：从栅氧化层7上注入N型杂质并退火，在第一沟槽4外围的栅氧化层7的下方、第二沟槽5外围的栅氧化层7的下方、第三沟槽6外围的栅氧化层7的下方形成N型注入层10，且N型注入层10位于P型注入层9之上，N型注入层10通过硬掩膜层3阻挡隔断，防止漏电通道，形成具有耐压功能的终端结构，如图7所示；

步骤9：在栅氧化层7上方、导电多晶硅8上方和硬掩膜层3上方淀积绝缘介质层11，该绝缘介质层11覆盖栅氧化层7、导电多晶硅8和硬掩膜层3上方，如图8所示；

步骤10：通过孔光刻定义出引线孔的区域，依次刻蚀并贯穿绝缘介质层11、第一沟槽4外围的栅氧化层7、第一沟槽4外围的N型注入层10直至第一沟槽4外围的P型注入层10的上部，形成垂直方向上的第一引线孔12，在第一引线孔12内及其外围淀积第一金属层15，该第一金属层15充满第一引线孔12且覆盖在第一引线孔12外围的绝缘介质层11之上；

刻蚀并贯穿绝缘介质层11直至第三沟槽6内的导电多晶硅8的上部，形成垂直方向上的第二引线孔13，依次刻蚀并贯穿绝缘介质层11、第三沟槽6外围与第二沟槽5不相邻的硬掩膜层3直至P型注入层9的上部，形成垂直方向上的第三引线孔14，在第二引线孔13内及其外围、第三引线孔14内及其外围淀积第二金属层16，该第二金属层16充满第二引线孔13、第三引线孔14且覆盖在第二引线孔13外围和第三引线孔14外围的绝缘介质层11之上，且第二金属层16与第一金属层15不相连，如图9所示。

以上所述仅是本实用新型的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进，这些改进应视为本实用新型的保护范围。

Claims (1)

1.一种半导体功率器件，其特征在于，包括半导体基板，所述半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层，第一表面为第一导电类型外延层的上表面，第二表面为第一导电类型衬底的下表面；

第一表面开有垂直方向上的第一沟槽、第二沟槽和第三沟槽，第一沟槽和第二沟槽之间、第二沟槽相互之间、第二沟槽和第三沟槽之间的第一表面上均设置有硬掩膜层；

第一沟槽内壁及其外围的第一表面上方、第二沟槽内壁及其外围的第一表面上方、第三沟槽内壁及其外围的第一表面上方均设置有栅氧化层，第一沟槽内、第二沟槽内、第三沟槽内均填满导电多晶硅，第一沟槽上方及其外围上方、第二沟槽上方及其外围上方、第三沟槽上方及其外围上方、硬掩膜层上方均覆盖有绝缘介质层；第一沟槽外围的第一表面下方、第二沟槽外围的第一表面下方、第三沟槽外围的第一表面下方均设置有第二导电类型注入层，所述第二导电类型注入层贯穿整个终端保护区，第一沟槽外围的栅氧化层下方、第二沟槽外围的栅氧化层下方、第三沟槽外围的栅氧化层下方均设置有第一导电类型注入层，所述第二沟槽之间的第一导电类型注入层通过硬掩膜层及第二导电类型注入层阻挡隔断，形成具有耐压功能的终端结构，所述第二导电类型注入层位于第一导电类型外延层的上部；第一沟槽及其外围上方的绝缘介质层上覆盖有第一金属层，该第一金属层向下延伸至第一引线孔内，所述第一引线孔贯穿绝缘介质层、第一沟槽外围的栅氧化层、第一沟槽外围的第一导电类型注入层直至第一沟槽外围的第二导电类型注入层的上部；第三沟槽及其外围上方的绝缘介质层上覆盖有第二金属层，该第二金属层向下延伸至第二引线孔内和第三引线孔内，所述第二引线孔贯穿绝缘介质层直至第三沟槽内导电多晶硅的上部，第三引线孔贯穿绝缘介质层、第三沟槽外围与第二沟槽不相邻的硬掩膜层直至第二导电类型注入层的上部。