CN113497132A - 超级结绝缘栅双极型晶体管及其制作方法 - Google Patents

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Abstract

本发明公开了一种超级结绝缘栅双极型晶体管及其制作方法。该超级结绝缘栅双极型晶体管包括沿指定方向依次设置的集电区、第一外延层和第二外延层,所述集电区与集电极配合设置,所述第一外延层内分布有间隔设置的多个超级结结构,所述第二外延层内分布有间隔设置的多个沟槽,每一沟槽内设置有一栅极,所述第二外延层包括第一半导体层和形成在第一半导体层上的第二半导体层,所述第二半导体层为阱区,所述阱区内分布有间隔设置的多个发射极,每一发射极与一沟槽配合设置,每一沟槽的局部区域设置于所述阱区内;所述第一外延层的电阻率大于第二外延层的电阻率。本发明超级结绝缘栅双极型晶体管在击穿电压等基本没有变化的情况下,工作能耗显著降低。

Description

超级结绝缘栅双极型晶体管及其制作方法
技术领域
本发明涉及一种超级结绝缘栅双极型晶体管,特别涉及一种超级结绝缘栅双极型晶体管及其制作方法,属于半导体技术领域。
背景技术
现有技术中的一种超级结绝缘栅双极型晶体管器件的结构如图1所示,其中形成超级结区域的N-漂移区和超级结区域上方的外延层虽然是经两次外延形成的,但是N-漂移区和超级结区域的电阻率相同。外延电阻率高有利于提高击穿电压,外延电阻率低有利于改善产品性能,降低工作能耗。但是在两次外延使用相同的电阻率的情况下,提高击穿电压和改善产品性能的要求无法同时满足,一般情况下是为了保证击穿电压的要求,牺牲产品性能,外延使用较高的电阻率。
发明内容
本发明的主要目的在于提供一种超级结绝缘栅双极型晶体管及其制作方法,以克服现有技术中的不足。
为实现前述发明目的,本发明采用的技术方案包括:
本发明实施例提供了一种超级结绝缘栅双极型晶体管,其包括沿指定方向依次设置的集电区、第一外延层和第二外延层,所述集电区与集电极配合设置,所述第一外延层内分布有间隔设置的多个超级结结构,所述第二外延层内分布有间隔设置的多个沟槽,每一沟槽内设置有一栅极,所述第二外延层包括第一半导体层和形成在第一半导体层上的第二半导体层,所述第二半导体层为阱区,所述阱区内分布有间隔设置的多个发射极,每一发射极与一沟槽配合设置,每一沟槽的局部区域设置于所述阱区内;其中,所述集电区、超级结结构、阱区均为第一导电类型,所述第一外延层、第一半导体层、发射极均为第二导电类型;并且,所述第一外延层的电阻率大于第二外延层的电阻率。
进一步的,所述第一外延层的电阻率为2~15Ω*cm,所述第二外延层的电阻率为0.5~1.5Ω*cm。
进一步的,所述栅极与沟槽内壁之间设置有连续的绝缘层;和/或,所述第二半导体层与第一半导体层一体形成,所述沟槽自第二半导体层表面延伸入第一半导体层,所述发射极形成在第二半导体层表层区域并环绕相应的沟槽设置。
进一步的,所述阱区上还设置有介质层,所述介质层分布于所述栅极和发射极金属之间,所述发射极金属与发射极电连接,所述集电区与集电极金属电连接。
进一步的,所述沿竖直方向依次设置的集电极金属、P+集电极、P-集电区、N-漂移区、第一半导体层、P阱区和发射极金属,所述N-漂移区内分布有间隔设置的多个P型超级结结构,所述P阱区内分布有间隔设置的多个N+发射极,每一N+发射极与一沟槽配合设置,每一沟槽的上、下端分别设置于所述P阱区、第一半导体层内,所述沟槽内设置有栅极,所述P阱区、N+发射极均环绕所述沟槽设置,
以及,所述P阱区上还设置有介质层,所述介质层分布于所述栅极和发射极金属之间,所述P+集电极与集电极金属、P-集电区电性结合,所述P阱区与N+发射极、发射极金属均电性结合;其中,所述第一半导体层与P阱区一体形成,且所述N-漂移区的电阻率大于所述第一半导体层的电阻率。
进一步的,所述第一半导体层为N+漂移区;
进一步的,所述P阱区、N+发射极的深度分别为沟槽深度的1/3-1/2、1/12-1/6。
本发明实施例还提供了一种超级结绝缘栅双极型晶体管的制作方法,其包括:
提供衬底,所述衬底包括P-集电区,在所述衬底的第一面外延形成N-漂移区;
在所述N-漂移区内形成多个P型超级结结构;
在所述N-漂移区上外延形成N+漂移区,所述N+漂移区的电阻率小于所述N-漂移区的电阻率;
在所述N+漂移区内刻蚀出多个第一沟槽,在所述第一沟槽的内壁上形成连续的绝缘层,并在所述第一沟槽内填充多晶硅形成栅极;
在所述N+漂移区内加工形成P阱区、N+发射极,所述P阱区能够分别与所述N+漂移区、N+发射极形成PN结;
在所述P阱区上形成介质层和发射极金属,所述介质层分布于所述栅极和发射极金属之间;
在所述衬底的第二面依次形成P+集电极和集电极金属,并使所述P+集电极与集电极金属、P-集电区电性结合,所述第一面和第二面背对设置。
进一步的,所述N-漂移区的电阻率为2~15Ω*cm。
进一步的,所述N+漂移区的电阻率为0.5~1.5Ω*cm。
进一步的,所述的制作方法具体包括:采用光刻工艺在所述N-漂移区内刻蚀形成第二沟槽,之后再所述第二沟槽内填充P型硅形成所述的P型超级结结构,或者,采用P型注入和加热扩散的方式在所述N-漂移区内形成所述的P型超级结结构。
进一步的,所述的制作方法具体包括:在所述N+漂移区上设置掩膜,并通过离子注入和高温扩散工艺在所述N+漂移区靠近上表面的区域形成P阱区,通过离子注入和高温扩散工艺在所述P阱区内形成间隔设置的多个N+发射极,其中,所述P阱区、N+发射极均环绕所述第一沟槽分布,所述P阱区、N+发射极的深度分别为第二沟槽深度1/3-1/2、1/12-1/6。
进一步的,所述的制作方法具体包括:先自所述衬底的第二面对所述衬底进行减薄处理,并采用P型注入的方式所述衬底靠近第二面的区域形成P+集电极,之后在所述P+集电极上形成集电极金属。
进一步的,所述介质层包括二氧化硅层。
进一步的,所述衬底包括碳化硅衬底。
与现有技术相比,本发明提供的一种超级结绝缘栅双极型晶体管N+漂移区的击穿电压基本不变,但工作能耗显著降低,可达20%以上。
附图说明
图1是现有技术中一种超级结绝缘栅双极型晶体管的结构示意图;
图2是本发明一典型实施案例中一种超级结绝缘栅双极型晶体管的制作流程示意图;
图3a-图3m分别是本发明一典型实施案例中一种超级结绝缘栅双极型晶体管的制作流程结构示意图;
图3m是本发明一典型实施案例中一种超级结绝缘栅双极型晶体管的结构示意图;
附图标记说明:1-P-集电区(衬底),2-N-漂移区,3-P型超级结结构,4-N+漂移区,5-栅氧化层,6-栅极,7-P阱区,8-N+发射极,9-介质层,10-发射极金属,11-P+集电极,12-集电极金属。
具体实施方式
鉴于现有技术中的不足,本案发明人经长期研究和大量实践,得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管,在制作超级结绝缘栅双极型晶体管时,淀积两层N型外延,其中第一层外延(即前述N-漂移区,下同)采用比较高的电阻率,第二层外延(即前述N+漂移区,下同)采用比较低的电阻率,外延电阻率高有利于提高击穿电压,外延电阻率低有利于改善产品性能,降低工作能耗,两层外延结构采用不同的电阻率可以同时获得以上的优势。
本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管在制作时,在P型衬底上生长第一层N型外延,第一层N型外延采用比较高的电阻率,然后采用刻沟槽后淀积P型掺杂的硅或者直接采用P型注入和加热扩散的方法形成超级结结构;然后再生长第二层N型外延,第二层N型外延采用比较低的电阻率,之后在第二层N型外延上制作器件的正面结构,正面结构包括栅极和发射极;然后对P型衬底的背面进行减薄,并进行P型注入和背面金属化处理形成集电极。
请参阅图3m,本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管,其包括沿竖直方向依次设置的集电极金属12、P+集电极11、P-集电区1、N-漂移区2、N+漂移区4、P阱区7和发射极金属10,所述N-漂移区2内分布有间隔设置的多个P型超级结结构3,所述P阱区7内分布有间隔设置的多个N+发射极8,每一N+发射极8与一沟槽配合设置,每一沟槽的上、下端分别设置于所述P阱区7、N+漂移区4内,所述沟槽内设置有栅极6,所述P阱区7、N+发射极8均环绕所述沟槽设置(或理解为P阱区7、N+发射极8均环绕栅极设置),
以及,所述P阱区7上还设置有介质层9,所述介质层9分布于所述栅极6和发射极金属10之间,所述P+集电极11与集电极金属12、P-集电区1电性结合,所述P阱区7与N+发射极8、发射极金属10均电性结合;其中,所述N-漂移区2和N+漂移区4是经两次外延分别形成的,且所述N-漂移区2的电阻率大于所述N+漂移区4的电阻率。
具体的,所述N-漂移区2的电阻率为2~15Ω*cm,所述N+漂移区4的电阻率为0.5~1.5Ω*cm。
具体的,所述沟槽内壁上覆盖有连续的绝缘层,所述绝缘层为形成在所述沟槽内壁上的栅氧化层5,所述栅极6包括填充在所述沟槽内的导电材料,该导电材料可以是多晶硅等。
具体的,所述P阱区7上还设置有介质层9,所述介质层9分布于所述栅极6和发射极金属10之间,其中,所述介质层9包括二氧化硅层;具体的,所述P阱区、N+发射极的深度分别为沟槽深度的1/2、1/6。
请参阅图2和图3a-图3m,本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管的制作方法可以包括如下步骤:
1)如图3a所示,提供碳化硅衬底,该衬底包括P-集电区1,在该衬底的第一面外延形成N-漂移区2;
2)如图3b和图3c所示,在所述N-漂移区2的上表面设置用于刻蚀的掩膜101,并采用刻蚀工艺N-漂移区2内加工形成多个第二沟槽102,在第二沟槽102内淀积P型掺杂的硅形成P型超级结结构3,或者,直接采用P型注入和加热扩散的方法在所述N-漂移区2内形成多个超级结结构3;
3)如图3d所示,在N-漂移区2的上表面进行第二次外延形成N+漂移区4,N+漂移区4的电阻率低于第一次外延形成的N-漂移区2的电阻率;
4)如图3e所示,在N+漂移区4的上表面设置掩用于光刻形成第一沟槽刻蚀的掩膜103,之后通过刻蚀工艺在N+漂移区4内加工形成多个第一沟槽104,用来形成栅极区域;
5)若图3f所示,刻蚀掉N+漂移区4的上表面用于第一沟槽刻蚀的掩膜,在第一沟槽104表面和N+漂移区4的上表面生长一层栅氧化层5作为绝缘层。
6)如图3g所示,在N+漂移区4的上表面和第一沟槽104内淀积多晶硅,再刻蚀掉N+漂移区4的上表面上的多晶硅和栅氧化层5,第一沟槽104内的多晶硅作为栅极6;
7)如图3h,通过离子注入和高温扩散的方式将N+漂移区4靠近上表面的区域形成P阱区7,其P阱区7的深度是第一沟槽104最终深度的一半左右;
8)如图3i所示,通过光刻工艺在P阱区7上表面形成用于N+注入的掩膜,并通过离子注入和高温扩散的方式在N+漂移区4内形成N+发射极8(可以理解为N+发射极8形成于P阱区7内),N+发射极8的深度是第一沟槽104最终深度的六分之一左右,最后去掉掩膜,P阱区7、N+发射极8均环绕所述沟槽设置;
9)如图3j所示,在P阱区7上表面淀积一层二氧化硅作为介质层9,并通过光刻和刻蚀的方法保留指定区域的介质层;
10)如图3k所示,在P阱区7上表面淀积金属作为发射极金属10,介质层9位于发射极金属10与P阱区7、N+发射极8和栅极6之间。
11)如图3l所示,将碳化硅衬底的第二面减薄后,通过P型注入的方式将碳化硅衬底靠近第二面的区域形成P+集电极11。
12)如图3m所示,在碳化硅衬底的第二面淀积金属作为集电极金属12。
本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管的内部结构中,超级结结构所在的区域采用比较高的电阻率,超级结结构上方的区域(N+漂移区)使用比较低的电阻率;由于超级结结构上方的区域(即N+漂移区)的厚度占超级结绝缘栅双极型晶体管总体厚度的比例很低,因此该区域使用比较低的电阻率对击穿电压的影响很小,而栅极、第一沟槽、N+发射极、P阱区等决定器件性能的部分都在超级结结构上方的区域,该区域使用比较低的电阻率可以显著提高器件的性能。
具体的,本发明一典型实施案例中提供的一种超级结绝缘栅双极型晶体管与现有技术(即第二次外延的N+漂移区的电阻率与N-漂移区的电阻率相同)相比,本发明提供的一种超级结绝缘栅双极型晶体管N+漂移区的击穿电压基本不变,但工作能耗显著降低,可达20%以上。
应当理解,上述实施例仅为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种超级结绝缘栅双极型晶体管,其特征在于包括沿指定方向依次设置的集电区、第一外延层和第二外延层,所述集电区与集电极配合设置,所述第一外延层内分布有间隔设置的多个超级结结构,所述第二外延层内分布有间隔设置的多个沟槽,每一沟槽内设置有一栅极,所述第二外延层包括第一半导体层和形成在第一半导体层上的第二半导体层,所述第二半导体层为阱区,所述阱区内分布有间隔设置的多个发射极,每一发射极与一沟槽配合设置,每一沟槽的局部区域设置于所述阱区内;其中,所述集电区、超级结结构、阱区均为第一导电类型,所述第一外延层、第一半导体层、发射极均为第二导电类型;并且,所述第一外延层的电阻率大于第二外延层的电阻率。
2.根据权利要求1所述的超级结绝缘栅双极型晶体管,其特征在于:所述第一外延层的电阻率为2~15Ω*cm,所述第二外延层的电阻率为0.5~1.5Ω*cm。
3.根据权利要求1所述的超级结绝缘栅双极型晶体管,其特征在于:所述栅极与沟槽内壁之间设置有连续的绝缘层;和/或,所述第二半导体层与第一半导体层一体形成,所述沟槽自第二半导体层表面延伸入第一半导体层,所述发射极形成在第二半导体层表层区域并环绕相应的沟槽设置。
4.根据权利要求3所述的超级结绝缘栅双极型晶体管,其特征在于:所述阱区上还设置有介质层,所述介质层分布于所述栅极和发射极金属之间,所述发射极金属与发射极电连接,所述集电区与集电极金属电连接。
5.根据权利要求1所述的超级结绝缘栅双极型晶体管,其特征在于:所述沿竖直方向依次设置的集电极金属、P+集电极、P-集电区、N-漂移区、第一半导体层、P阱区和发射极金属,所述N-漂移区内分布有间隔设置的多个P型超级结结构,所述P阱区内分布有间隔设置的多个N+发射极,每一N+发射极与一沟槽配合设置,每一沟槽的上、下端分别设置于所述P阱区、第一半导体层内,所述沟槽内设置有栅极,所述P阱区、N+发射极均环绕所述沟槽设置,
以及,所述P阱区上还设置有介质层,所述介质层分布于所述栅极和发射极金属之间,所述P+集电极与集电极金属、P-集电区电性结合,所述P阱区与N+发射极、发射极金属均电性结合;其中,所述第一半导体层与P阱区一体形成,且所述N-漂移区的电阻率大于所述第一半导体层的电阻率;
和/或,所述第一半导体层为N+漂移区;
和/或,所述P阱区、N+发射极的深度分别为沟槽深度的1/3-1/2、1/12-1/6。
6.一种超级结绝缘栅双极型晶体管的制作方法,其特征在于包括:
提供衬底,所述衬底包括P-集电区,在所述衬底的第一面外延形成N-漂移区;
在所述N-漂移区内形成多个P型超级结结构;
在所述N-漂移区上外延形成N+漂移区,所述N+漂移区的电阻率小于所述N-漂移区的电阻率;
在所述N+漂移区内刻蚀出多个第一沟槽,在所述第一沟槽的内壁上形成连续的绝缘层,并在所述第一沟槽内填充多晶硅形成栅极;
在所述N+漂移区内加工形成P阱区、N+发射极,所述P阱区能够分别与所述N+漂移区、N+发射极形成PN结;
在所述P阱区上形成介质层和发射极金属,所述介质层分布于所述栅极和发射极金属之间;
在所述衬底的第二面形成P+集电极和集电极金属,并使所述P+集电极与集电极金属、P-集电区电性结合,所述第一面和第二面背对设置。
7.根据权利要求6所述的制作方法,其特征在于:所述N-漂移区的电阻率为2~15Ω*cm;和/或,所述N+漂移区的电阻率为0.5~1.5Ω*cm。
8.根据权利要求6所述的制作方法,其特征在于具体包括:采用光刻工艺在所述N-漂移区内刻蚀形成第二沟槽,之后再所述第二沟槽内填充P型硅形成所述的P型超级结结构,或者,采用P型注入和加热扩散的方式在所述N-漂移区内形成所述的P型超级结结构。
9.根据权利要求6所述的制作方法,其特征在于具体包括:在所述N+漂移区上设置掩膜,并通过离子注入和高温扩散工艺在所述N+漂移区靠近上表面的区域形成P阱区,通过离子注入和高温扩散工艺在所述P阱区内形成间隔设置的多个N+发射极,其中,所述P阱区、N+发射极均环绕所述第一沟槽分布,所述P阱区、N+发射极的深度分别为第二沟槽深度1/3-1/2、1/12-1/6。
10.根据权利要求6所述的制作方法,其特征在于具体包括:先自所述衬底的第二面对所述衬底进行减薄处理,并采用P型注入的方式所述衬底靠近第二面的区域形成P+集电极,之后在所述P+集电极上形成集电极金属;和/或,所述介质层包括二氧化硅层;和/或,所述衬底包括碳化硅衬底。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116169159A (zh) * 2021-11-24 2023-05-26 苏州华太电子技术股份有限公司 一种超级结绝缘栅双极型晶体管结构及其制作方法
WO2024051282A1 (zh) * 2022-09-05 2024-03-14 苏州华太电子技术股份有限公司 一种igbt器件的制备方法及igbt器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569354A (zh) * 2010-12-16 2012-07-11 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法
CN103311274A (zh) * 2013-05-14 2013-09-18 深圳深爱半导体股份有限公司 具非对准型超级结结构的半导体器件及其制造方法
CN104350602A (zh) * 2012-05-29 2015-02-11 三菱电机株式会社 绝缘栅型双极晶体管
CN105789287A (zh) * 2014-12-25 2016-07-20 无锡华润上华半导体有限公司 场截止绝缘栅双极晶体管及其制备方法
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法
CN208674122U (zh) * 2018-08-23 2019-03-29 惠州市乾野微纳电子有限公司 一种带有屏蔽栅的超结igbt

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569354A (zh) * 2010-12-16 2012-07-11 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法
CN104350602A (zh) * 2012-05-29 2015-02-11 三菱电机株式会社 绝缘栅型双极晶体管
CN103311274A (zh) * 2013-05-14 2013-09-18 深圳深爱半导体股份有限公司 具非对准型超级结结构的半导体器件及其制造方法
CN105789287A (zh) * 2014-12-25 2016-07-20 无锡华润上华半导体有限公司 场截止绝缘栅双极晶体管及其制备方法
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法
CN208674122U (zh) * 2018-08-23 2019-03-29 惠州市乾野微纳电子有限公司 一种带有屏蔽栅的超结igbt

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116169159A (zh) * 2021-11-24 2023-05-26 苏州华太电子技术股份有限公司 一种超级结绝缘栅双极型晶体管结构及其制作方法
CN116169159B (zh) * 2021-11-24 2023-11-21 苏州华太电子技术股份有限公司 一种超级结绝缘栅双极型晶体管结构及其制作方法
WO2024051282A1 (zh) * 2022-09-05 2024-03-14 苏州华太电子技术股份有限公司 一种igbt器件的制备方法及igbt器件

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