CN211182212U - 多次外延超结器件结构 - Google Patents
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Abstract
本实用新型涉及一种多次外延超结器件结构，它包括第一导电类型硅衬底、第一导电类型外延层、第二导电类型柱、第一导电类型柱、第二导电类型体区、栅氧层、导电多晶硅、第一导电类型源区、绝缘介质、第二导电类型源区、源极金属与漏极金属。本实用新型使得多次外延超结器件的元胞宽度大幅度减小，特征导通电阻大幅度下降；其制造方法不需要较长时间的热退火，不仅节约了能源，还提高了生产效率。
Description
技术领域
本实用新型涉及一种多次外延超结器件结构，本实用新型属于功率半导体器件技术领域。
背景技术
在功率半导体器件领域，超结功率MOSFET具有导通电阻低，开关速度快的巨大优势，通常超结功率MOSFET具有两种制造方法，第一种是在N型外延上挖深沟槽，然后淀积P型外延层，第二种是多次外延，每次进行硅外延后都需要注入一次P型杂质。
第二种多次外延相比于第一种方法，制造工艺更加简单，器件也更容易设计，但是需要较长的热退火来形成P型柱与N型柱，这导致器件的元胞宽度不能做得足够小（到6um以下），较长的热退火还会使得P型杂质与N型杂质互相中和，导致N型柱的电阻率上升，器件的特征导通电阻上升。
因此需要开发一种不需要较长热退火的制造工艺，来使得多次外延超结器件的元胞宽度减小，特征导通电阻下降。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种可以减小元胞宽度并使特征导通电阻下降的多次外延超结器件结构。
按照本实用新型提供的技术方案，所述多次外延超结器件结构，在漏极金属的上表面设有第一导电类型硅衬底，在第一导电类型硅衬底的上表面设有第一导电类型外延层，在第一导电类型外延层内设有互相间隔的第一导电类型柱与第二导电类型柱，在第二导电类型柱的上表面设有第二导电类型体区，在第二导电类型体区内设有第一导电类型源区和第二导电类型源区，第一导电类型源区位于第二导电类型源区的上方，在第一导电类型外延层的上表面设有栅氧层，在栅氧层的上表面设有导电多晶硅，在导电多晶硅的上表面设有绝缘介质，在绝缘介质的上表面设有源极金属，所述源极金属通过连接柱与第一导电类型源区和第二导电类型源区欧姆接触。
作为优选，所述第一导电类型硅衬底、第一导电类型外延层、第一导电类型柱与第一导电类型源区为N型导电，第二导电类型柱、第二导电类型体区与第二导电类型源区为P型导电。
作为优选，所述第一导电类型硅衬底、第一导电类型外延层、第一导电类型柱与第一导电类型源区为P型导电，第二导电类型柱、第二导电类型体区与第二导电类型源区为N型导电。
作为优选，所述第二导电类型柱为直柱状结构且外表面光滑，第二导电类型柱的宽度为1.5 ~4微米。
与现有技术相比，本实用新型具有如下优点：
1）第一导电类型为N型，如附图1、2、27~34所示为传统的多次外延超结器件的N柱与P柱的形成过程，每次硅外延后进行一次P型杂质的注入，因此P型杂质之间的距离比较远，需要较长的热过程才能使得P柱形成，如图1~10所示，为本实用新型的多次外延超结器件的N柱与P柱的形成过程，每次硅外延后进行三次P型杂质的注入，因此P型杂质之间的距离比较近，只需要略微的热退火就可以形成P柱，因此PN杂质互相中和的量减少，P柱的宽度可以做到很小，元胞的宽度也可以做小，最终，器件的特征导通电阻明显减小。
2）本实用新型的制造方法与传统工艺完全兼容，不会增加额外的成本。
附图说明
图1为第一导电类型衬底的剖视结构示意图。
图2为形成第一导电类型外延层的剖视结构示意图。
图3为第一导电类型杂质的注入的剖视结构示意图。
图4为选择性刻蚀光刻胶的剖视结构示意图。
图5 为注入第二导电类型杂质的剖视结构示意图。
图6为形成第一导电类型外延层的剖视结构示意图。
图7 为进行第二次外延结束后的剖视结构示意图。
图8为进行第七次外延结束后的的剖视结构示意图。
图9 为形成最表面的第一导电类型外延层的剖视结构示意图。
图10 为形成第一导电类型柱和第二导电类型柱的剖视结构示意图。
图11为选择性注入第二导电类型杂质的剖视结构示意图。
图12 为形成第二导电类型体区的剖视结构示意图。
图13 为形成栅氧层的剖视结构示意图。
图14 为淀积导电多晶硅的剖视结构示意图。
图15 为选择性刻蚀导电多晶硅与栅氧层的剖视结构示意图。
图16 为形成第一导电类型源区的剖视结构示意图。
图17 为淀积绝缘介质的剖视结构示意图。
图18 为选择性刻蚀绝缘介质与硅外延的剖视结构示意图。
图19 为形成第二导电类型源区的剖视结构示意图。
图20 为形成漏极金属与源极金属的剖视结构示意图。
图21为实施例2的第一次外延中选择性刻蚀光刻胶的剖视结构示意图。
图22为实施例2的第一次外延中注入第一导电类型杂质的剖视结构示意图。
图23为实施例2的第一次外延中选择性刻蚀光刻胶的剖视结构示意图。
图24为实施例2的第一次外延中注入第二导电类型杂质的剖视结构示意图。
图25为实施例3的第一次外延中选择性刻蚀光刻胶的剖视结构示意图。
图26为实施例3的第一次外延中注入第二导电类型杂质的剖视结构示意图。
图27为传统结构的第一次外延中注入第一导电类型杂质的剖视结构示意图。
图28为传统结构的第一次外延中选择性刻蚀光刻胶的剖视结构示意图。
图29为传统结构的第一次外延中注入第二导电类型杂质的剖视结构示意图。
图30为传统结构生长第二次外延的剖视结构示意图。
图31为传统结构形成第二次外延结束后的剖视结构示意图。
图32为传统结构进行第七次外延结束后的剖视结构示意图。
图33为传统结构形成最表面的第一导电类型外延层的剖视结构示意图。
图34为传统结构形成第一导电类型柱和第二导电类型柱的剖视结构示意图。
具体实施方式
下面结合具体实施例对本实用新型作进一步说明。
实施例1
如附图1~20所示，以N型器件为例说明多次外延超结器件结构以及制造方法。
一种多次外延超结器件结构，在漏极金属12的上表面设有N型第一导电类型硅衬底1，在N型第一导电类型硅衬底1的上表面设有N型第一导电类型外延层2，在N型第一导电类型外延层2内设有互相间隔的N型第一导电类型柱4与P型第二导电类型柱3，第二导电类型柱为直柱状结构且外表面光滑，第二导电类型柱的宽度为1.5 ~4微米，在P型第二导电类型柱3的上表面设有P型第二导电类型体区5，在P型第二导电类型体区5内设有N型第一导电类型源区8和P型第二导电类型源区10，N型第一导电类型源区8位于P型第二导电类型源区10的上方，在N型第一导电类型外延层2的上表面设有栅氧层6，在栅氧层6的上表面设有导电多晶硅7，在导电多晶硅7的上表面设有绝缘介质9，在绝缘介质9的上表面设有源极金属11，所述源极金属11通过连接柱与N型第一导电类型源区8和P型第二导电类型源区10欧姆接触。
一种多次外延超结器件结构的制造方法包括以下步骤：
如图1所示，步骤一. 提供N型第一导电类型衬底1；
如图2所示，步骤二. 在所述N型第一导电类型衬底1上生长N型第一导电类型外延层2；
如图3所示，步骤三. 进行至少两次普遍性的N型第一导电类型杂质001的注入，每次注入N型第一导电类型杂质001的深度都不同；
如图4所示，步骤四. 淀积光刻胶002，然后选择性刻蚀光刻胶002；
如图5所示，步骤五. 多次不同能量注入P型第二导电类型杂质003，注入的次数与步骤三中注入N型第一导电类型杂质001的次数相同，注入P型第二导电类型杂质003的深度与步骤三中注入N型第一导电类型杂质001的深度相同，且一一对应，然后去除光刻胶002；
如图6所示，步骤六. 生长N型第一导电类型外延层2；
如图7所示，步骤七. 重复步骤三、步骤四和步骤五；
如图8所示，步骤八. 重复步骤六和步骤七至少一次；
如图9所示，步骤九. 生长最表面的N型第一导电类型外延层2；
如图10所示，步骤十. 进行热退火，N型第一导电类型杂质001形成N型第一导电类型柱4，P型第二导电类型杂质003形成P型第二导电类型柱3；
如图11所示，步骤十一. 选择性注入P型第二导电类型体区杂质004；
如图12所示，步骤十二. 进行热退火，P型第二导电类型体区杂质004形成P型第二导电类型体区5；
如图13所示，步骤十三. 热生长形成栅氧层6；
如图14所示，步骤十四. 淀积导电多晶硅7；
如图15所示，步骤十五. 选择性刻蚀导电多晶硅7与栅氧层6；
如图16所示，步骤十六. 自对准注入P型第二导电类型杂质，激活后形成N型第一导电类型源区8；
如图17所示，步骤十七. 淀积绝缘介质9；
如图18所示，步骤十八. 选择性刻蚀绝缘介质9与硅外延；
如图19所示，步骤十九. 注入P型第二导电类型杂质，激活后形成第二导电类型源区10；
如图20所示，步骤二十. 在绝缘介质9的上表面形成源极金属11，在第一导电类型衬底1的下表面形成漏极金属12。
本实施例中，经步骤三注入后并在从下往上的方向上，N型第一导电类型杂质001的深度呈逐级变小设置。
实施例2
实施例2的多次外延超结器件结构与实施例1相同，但它的制造方法与实施例1的区别在于多次外延过程中N型第一导电类型杂质001与P型第二导电类型杂质003的注入方式不同，即采用本实施例的步骤三、步骤四、步骤五与步骤六替换掉实施例1中的步骤三、步骤四与步骤五。
一种多次外延超结器件结构的制造方法还可以包括以下步骤：
步骤一. 提供N型第一导电类型衬底1；
步骤二. 在所述N型第一导电类型衬底1上生长N型第一导电类型外延层2；
步骤三. 淀积光刻胶002，然后选择性刻蚀光刻胶002；
步骤四. 进行至少两次普遍性的N型第一导电类型杂质001的注入，每次注入N型第一导电类型杂质001的深度都不同；
步骤五. 去除光刻胶002后淀积光刻胶002，然后选择性刻蚀光刻胶002；
步骤六.多次不同能量注入P型第二导电类型杂质003，注入的次数与步骤四中注入N型第一导电类型杂质001的次数相同，注入P型第二导电类型杂质003的深度与步骤四中注入N型第一导电类型杂质001的深度相同，且一一对应，然后去除光刻胶002；
步骤七. 生长N型第一导电类型外延层2；
步骤八. 重复步骤三、步骤四、步骤五和步骤六；
步骤九. 重复步骤七和步骤八至少一次；
步骤十. 生长最表面的N型第一导电类型外延层2；
步骤十一. 进行热退火，N型第一导电类型杂质001形成N型第一导电类型柱4，P型第二导电类型杂质003形成P型第二导电类型柱3；
步骤十二. 选择性注入P型第二导电类型体区杂质004；
步骤十三. 进行热退火，P型第二导电类型体区杂质004形成第二导电类型体区5；
步骤十四. 热生长形成栅氧层6；
步骤十五. 淀积导电多晶硅7；
步骤十六. 选择性刻蚀导电多晶硅7与栅氧层6；
步骤十七. 自对准注入P型第二导电类型杂质，激活后形成N型第一导电类型源区8；
步骤十八. 淀积绝缘介质9；
步骤十九. 选择性刻蚀绝缘介质9与硅外延；
步骤二十. 注入P型第二导电类型杂质003，激活后形成P型第二导电类型源区10；
步骤二十一. 在绝缘介质9的上表面形成源极金属11，在N型第一导电类型衬底1的下表面形成漏极金属12。
本实施例中，经步骤四注入后并在从下往上的方向上，N型第一导电类型杂质001的深度呈逐级变小设置。
实施例3
实施例3的多次外延超结器件结构与实施例1相同，但它的制造方法与实施例1的区别在于多次外延过程中N型第一导电类型杂质001与P型第二导电类型杂质003的注入方式不同，即采用本实施例的步骤三与步骤四替换了实施例1中的步骤三、步骤四与步骤五。
一种多次外延超结器件结构的制造方法还可以包括以下步骤：
步骤一. 提供N型第一导电类型衬底1；
步骤二. 在所述N型第一导电类型衬底1上生长N型第一导电类型外延层2；
步骤三. 淀积光刻胶002，然后选择性刻蚀光刻胶002；
步骤四. 进行至少两次普遍性的P型第二导电类型杂质003的注入，每次注入P型第二导电类型杂质003的深度都不同，然后去除光刻胶002；
步骤五. 生长N型第一导电类型外延层2；
步骤六. 重复步骤三与步骤四；
步骤七. 重复步骤五和步骤六至少一次；
步骤八. 生长最表面的N型第一导电类型外延层2；
步骤九. 进行热退火，P型第二导电类型杂质003形成第二导电类型柱3；
步骤十. 选择性注入P型第二导电类型体区杂质004；
步骤十一. 进行热退火，P型第二导电类型体区杂质004形成P型第二导电类型体区5；
步骤十二. 热生长形成栅氧层6；
步骤十三. 淀积导电多晶硅7；
步骤十四. 选择性刻蚀导电多晶硅7与栅氧层6；
步骤十五. 自对准注入P型第二导电类型杂质003，激活后形成第一导电类型源区8；
步骤十六. 淀积绝缘介质9；
步骤十七. 选择性刻蚀绝缘介质9与硅外延；
步骤十八. 注入P型第二导电类型杂质003，激活后形成P型第二导电类型源区10；
步骤十九. 在绝缘介质9的上表面形成源极金属11，在N型第一导电类型衬底1的下表面形成漏极金属12。
本实施例中，经步骤四注入后并在从下往上的方向上，P型第二导电类型杂质003的深度呈逐级变小设置。
以上对本实用新型及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本实用新型的三种实施方式，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本实用新型创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本实用新型的保护范围。
Claims (4)
1.一种多次外延超结器件结构，其特征是：在漏极金属（12）的上表面设有第一导电类型硅衬底（1），在第一导电类型硅衬底（1）的上表面设有第一导电类型外延层（2），在第一导电类型外延层（2）内设有互相间隔的第一导电类型柱（4）与第二导电类型柱（3），在第二导电类型柱（3）的上表面设有第二导电类型体区（5），在第二导电类型体区（5）内设有第一导电类型源区（8）和第二导电类型源区（10），第一导电类型源区（8）位于第二导电类型源区（10）的上方，在第一导电类型外延层（2）的上表面设有栅氧层（6），在栅氧层（6）的上表面设有导电多晶硅（7），在导电多晶硅（7）的上表面设有绝缘介质（9），在绝缘介质（9）的上表面设有源极金属（11），所述源极金属（11）通过连接柱与第一导电类型源区（8）和第二导电类型源区（10）欧姆接触。
2.根据权利要求1所述的多次外延超结器件结构，其特征是：所述第一导电类型硅衬底（1）、第一导电类型外延层（2）、第一导电类型柱（4）与第一导电类型源区（8）为N型导电，第二导电类型柱（3）、第二导电类型体区（5）与第二导电类型源区（10）为P型导电。
3.根据权利要求1所述的多次外延超结器件结构，其特征是：所述第一导电类型硅衬底（1）、第一导电类型外延层（2）、第一导电类型柱（4）与第一导电类型源区（8）为P型导电，第二导电类型柱（3）、第二导电类型体区（5）与第二导电类型源区（10）为N型导电。
4.根据权利要求1所述的多次外延超结器件结构，其特征是：所述第二导电类型柱（3）为直柱状结构且外表面光滑，第二导电类型柱（3）的宽度为1.5 ~4微米。
Priority Applications (1)
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|---|---|---|---|
| CN202020101584.2U CN211182212U (zh) | 2020-01-16 | 2020-01-16 | 多次外延超结器件结构 |
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| CN202020101584.2U CN211182212U (zh) | 2020-01-16 | 2020-01-16 | 多次外延超结器件结构 |
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| CN202020101584.2U Active CN211182212U (zh) | 2020-01-16 | 2020-01-16 | 多次外延超结器件结构 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111223915A (zh) * | 2020-01-16 | 2020-06-02 | 无锡新洁能股份有限公司 | 多次外延超结器件结构及其制造方法 |
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2020
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| CN111223915A (zh) * | 2020-01-16 | 2020-06-02 | 无锡新洁能股份有限公司 | 多次外延超结器件结构及其制造方法 |
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