CN107256864A - 一种碳化硅TrenchMOS器件及其制作方法 - Google Patents

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Abstract

本发明公开了碳化硅Trench MOS器件及其制作方法，属于功率半导体技术领域。本发明鉴于通过外部反并联一个快恢复二极管(FRD)以及直接使用碳化硅Trench MOS器件的寄生二极管均存在不足，通过在传统器件的P+接触区增设多晶硅区，使得多晶硅与碳化硅外延层材料形成Si/SiC异质结，进而在器件内部集成了一个二极管。本发明显著降低了器件二极管应用时的结压降；并且二极管应用时的导电模式由双极导电转变为单极导电，因此还具有反向恢复时间短，反向恢复电荷少的优点；本发明器件结构仍具有寄生碳化硅二极管反向漏电低，击穿电压高和器件温度稳定性能好的优点，因此本发明在逆变电路、斩波电路等电路中具有广阔前景。

Description

一种碳化硅TrenchMOS器件及其制作方法
技术领域
本发明属于功率半导体技术领域，具体涉及一种碳化硅Trench MOS器件及其制作方法。
背景技术
功率器件及其模块为实现多种电能形式之间的转换提供了有效的途径，在国防建设、交通运输、工业生产、医疗卫生等领域得到了广泛应用。自上世纪50年代第一款功率器件应用以来，每一代功率器件的推出，都使得能源更为高效地转换和使用。故而，功率半导体器件的历史，也就是功率半导体器件推陈出新的历史。
传统功率器件及模块由硅基功率器件主导，主要是以晶闸管、功率PIN器件、功率双极结型器件、功率MOSFET以及绝缘栅场效应晶体管等器件为主，并且在全功率范围内均得到了广泛的应用，同时凭借其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，随着功率半导体技术发展的日渐成熟，硅基功率器件其特性已逐渐逼近其理论极限。因而，研究人员在硅基功率器件狭窄的优化空间中努力寻求更佳参数的同时，也注意到了SiC、GaN等第三代宽带隙半导体材料在大功率、高频率、耐高温、抗辐射等领域中优异的材料特性。
碳化硅材料诸多吸引人的特性，如十倍于硅材料的临界击穿电场强度、高的热导率、大的禁带宽度以及高电子饱和漂移速度等，使得碳化硅材料成为了国际上功率半导体器件的研究热点，并在高功率应用场合，如高速铁路、混合动力汽车、智能高压直流输电等，碳化硅器件均被赋予了很高的期望。同时，碳化硅功率器件降低功率损耗效果显著，使得碳化硅功率器件被誉为带动新能源革命的绿色能源器件。
碳化硅Trench MOS器件凭借其高热导率、高临界击穿电场、抗辐射性能极佳以及高电子饱和速度等特点，在逆变电路、斩波电路等电路中得到了广泛的应用。碳化硅TrenchMOS器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，通常有以下两种方式：其一为：直接使用器件Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管；所形成碳化硅PN结具有约为3V的结压降，若直接利用该PIN二极管，则将导致较大的正向导通压降、功率损耗以及较低的电路应用效率，这不仅导致了器件发热引发的可靠性问题，同时对于能源资源的浪费也应被引起重视；其二是在器件外部反并联一个快恢复二极管(FRD)使用，然而该方法引起系统成本的上升、体积的增大以及金属连线增加后可靠性降低等问题，使得碳化硅Trench MOS器件在传统逆变电路、斩波电路等应用中的推广受到了一定的阻碍。
综上所述，如何实现碳化硅Trench MOS器件在逆变电路、斩波电路等电路中广泛应用，并解决现有应用所存在的功率损耗高、工作效率低，系统成本高等问题，成为了本领域技术人员亟需解决的问题。
发明内容
为了克服现有技术的不足，本发明提供了一种碳化硅Trench MOS器件及其制作方法，通过在传统器件的P+接触区增设多晶硅区，使得多晶硅与碳化硅外延层材料形成Si/SiC异质结，进而在器件内部集成了一个二极管。运用本发明碳化硅Trench MOS器件于上述电路中能够克服现有技术所存在的功率损耗高、工作效率低、生产成本高等问题。
为实现上述目的，一方面，本发明公开了一种碳化硅Trench MOS器件的技术方案，具体技术方案如下：
技术方案1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；其特征在于：所述N-外延层5上层两端分别具有左右对称设置的第一P+多晶硅区11和第二P+多晶硅区111，第一P+多晶硅区11和第二P+多晶硅区111上表面分别设有第一金属电极12和第二金属电极121；在两个P+多晶硅区11、111之间的N-外延层5具有Trench栅结构，所述Trench栅结构包括多晶硅栅9、设于多晶硅栅9底面及侧壁的栅氧化层10以及设于多晶硅栅9上表面的金属栅极8；在第一P+多晶硅区11与Trench栅结构之间N-外延层5上层还具有第一Pbase区4；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2，第一N+源区3及第一P+接触区2上表面具有第一金属源极1；在第二P+多晶硅区111与Trench栅结构之间N-外延层5上层还具有第二Pbase区41；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21，第二N+源区31及第二P+接触区21上表面具有第二金属源极1a；所述Pbase区4、41的深度小于P+多晶硅区11、111的深度和Trench栅结构的深度；所述第一金属源极1与第一金属电极12相接触，第二金属源极1a与第二金属电极121相接触；各电极之间通过介质相互隔离形成左右对称的元胞结构。
进一步地，本技术方案中第一P+多晶硅区11和第二P+多晶硅区111在器件两侧的横向方向上连续或者不连续分布，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列，进而改变P+多晶硅的淀积密度。
技术方案2：
一种碳化硅Trench MOS器件，其元胞结构如图3所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；其特征在于：所述N-外延层5上层两端分别具有左右对称设置的第一P+多晶硅区11和第二P+多晶硅区111，第一P+多晶硅区11和第二P+多晶硅区111上表面分别设有第一金属电极12和第二金属电极121，第一P+多晶硅区11和第二P+多晶硅区111下方具有与之相接触的第一P+碳化硅区14和第二P+碳化硅区141；在两个P+多晶硅区11、111之间的N-外延层5具有Trench栅结构，所述Trench栅结构包括多晶硅栅9、设于多晶硅栅9底面及侧壁的栅氧化层10以及设于多晶硅栅9上表面的金属栅极8；所述P+碳化硅区14、141的深度大于Trench栅结构的深度；在第一P+多晶硅区11与Trench栅结构之间N-外延层5上层还具有第一Pbase区4；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2，第一N+源区3及第一P+接触区2上表面具有第一金属源极1；在第二P+多晶硅区111与Trench栅结构之间N-外延层5上层还具有第二Pbase区41；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21，第二N+源区31及第二P+接触区21上表面具有第二金属源极1a；所述Pbase区4、41的深度小于P+多晶硅区11、111的深度和Trench栅结构的深度；所述第一金属源极1与第一金属电极12相接触，第二金属源极1a与第二金属电极121相接触；各电极之间通过介质相互隔离形成左右对称的元胞结构。
进一步地，本技术方案中P+碳化硅区14、141的宽度与P+多晶硅区11的宽度相同。
进一步地，本技术方案中P+碳化硅区14、141的宽度大于P+多晶硅区11、111的宽度。
进一步地，本技术方案中第一P+多晶硅区11和第二P+多晶硅区111在器件两侧的横向方向上连续或者不连续分布，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列，进而改变P+多晶硅的淀积密度。
技术方案3：
一种碳化硅Trench MOS器件，其元胞结构如图5所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；其特征在于：所述N-外延层5上层两端分别具有左右对称设置的第一P+多晶硅区11和第二P+多晶硅区111，第一P+多晶硅区11和第二P+多晶硅区111上表面分别设有第一金属电极12和第二金属电极121，第一P+多晶硅区11和第二P+多晶硅区111下方具有与之相接触的第一介质层区13和第二介质层区131；在两个P+多晶硅区11、111之间的N-外延层5具有Trench栅结构，所述Trench栅结构包括多晶硅栅9、设于多晶硅栅9底面及侧壁的栅氧化层10以及设于多晶硅栅9上表面的金属栅极8；所述介质层区13、131的深度大于Trench栅结构的深度；在第一P+多晶硅区11与Trench栅结构之间N-外延层5上层还具有第一Pbase区4；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2，第一N+源区3及第一P+接触区2上表面具有第一金属源极1；在第二P+多晶硅区111与Trench栅结构之间N-外延层5上层还具有第二Pbase区41；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21，第二N+源区31及第二P+接触区21上表面具有第二金属源极1a；所述Pbase区4、41的深度小于P+多晶硅区11、111的深度和Trench栅结构的深度；所述第一金属源极1与第一金属电极12相接触，第二金属源极1a与第二金属电极121相接触；各电极之间通过介质相互隔离形成左右对称的元胞结构。
进一步地，本技术方案中介质层区13、131的宽度与P+多晶硅区11、111的宽度相同。
进一步地，本技术方案中介质层区13、131的宽度大于P+多晶硅区11、111的宽度。
进一步地，本技术方案中第一P+多晶硅区11和第二P+多晶硅区111在器件两侧的横向方向上连续或者不连续分布，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列，进而改变P+多晶硅的淀积密度。
技术方案4：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5，如图8所示；
第二步：采用离子注入工艺，在N-外延层5上方注入P型半导体杂质形成Pbase区，如图9所示；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区，如图10所示；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，通过高温退火激活上述注入的杂质，如图11所示；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区4和第二Pbase区41以及第一N+源区3和第二N+源区31；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度，如图12所示；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层10，如图13所示；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅9，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区11和第二P+多晶硅区111，如图14所示；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在多晶硅栅9部分上表面形成金属栅极8；在第一P+多晶硅区11和第二P+多晶硅区111上表面分别形成第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成漏极电极7，如图15所示，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成在器件横向上呈连续或者不连续分布的P+多晶硅区11、111排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
技术方案5：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区4和第二Pbase区41以及第一N+源区3和第二N+源区31；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度；
第六步：采用光刻和离子注入工艺，在N-外延层两侧位置的沟槽底部分别注入P型杂质离子，形成第一P+碳化硅区14和第二P+碳化硅区141，通过高温退火激活上述注入的杂质；
第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层10；第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅9，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区11和第二P+多晶硅区111；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在多晶硅栅9部分上表面形成金属栅极8；在第一P+多晶硅区11和第二P+多晶硅区111上表面分别形成第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成漏极电极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作P+碳化硅区14、141可以通过合适的工艺条件以及合适的掺杂剂，使得P+碳化硅区14、141的宽度均大于或者等于P+多晶硅区11的底部宽度。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成在器件横向上呈连续或者不连续分布的P+多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
技术方案6：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，通过高温退火激活上述注入的杂质；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区4和第二Pbase区41以及第一N+源区3和第二N+源区31；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层两侧位置的沟槽底部分别淀积一层介质材料，形成第一介质层13和第二介质层131；
第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层10；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅9，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区11和第二P+多晶硅区111；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在多晶硅栅9部分上表面形成金属栅极8；在第一P+多晶硅区11和第二P+多晶硅区111上表面分别形成第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成漏极电极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成在器件横向上呈连续或者不连续分布的P+多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
技术方案7：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上层两端分别注入P型半导体杂质形成左右对称的第一Pbase区4和第二Pbase区41；
第三步：采用刻蚀工艺，在N-外延层中间位置及两侧位置刻蚀出沟槽，得到的沟槽在N-外延层5内部的深度均大于Pbase区在N-外延层5内部的深度；第四步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端以及N-外延层两侧位置的沟槽底部分别注入P型半导体杂质，形成第一P+接触区2、第二P+接触区21以及第一P+碳化硅区14、第二P+碳化硅区141；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，通过高温退火激活上述注入的杂质；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层10；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅9，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区11和第二P+多晶硅区111，如图14所示；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在多晶硅栅9部分上表面形成金属栅极8；在第一P+多晶硅区11和第二P+多晶硅区111上表面分别形成第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成漏极电极7，如图15所示，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作P+碳化硅区14、141可以通过合适的工艺条件以及合适的掺杂剂，使得P+碳化硅区14、141的宽度均大于或者等于P+多晶硅区11的底部宽度。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成在器件横向上呈连续或者不连续分布的P+多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
进一步地，在上述所有的技术方案中，在沟槽栅介质层10底部的N-外延层5还可以具有P+碳化硅区。
另外，本发明所提出的技术方案不仅适用于碳化硅VDMOS器件，同时适用于碳化硅RC-IGBT器件，所述RC-IGBT器件将所述碳化硅VDMOS器件的N+衬底9替换为并行排列的P型集电区(17)和N型集电区(18)；进一步的，在N-外延层(8)与P型集电区(17)和N型集电区(18)之间还可具有一层N型场截止(FS)层(19)。
本发明的工作原理阐述如下：
鉴于通过外部反并联一个快恢复二极管(FRD)以及直接使用碳化硅Trench MOS器件的寄生二极管均存在不足，本发明通过在传统器件的P+接触区增设多晶硅区，使得多晶硅与碳化硅外延层材料形成Si/SiC异质结，进而在器件内部集成了一个二极管。
当器件二极管正向导通时，金属阳极(即本发明结构的源极)加正电压，由于P型多晶硅与N型碳化硅或者N型多晶硅与P型碳化硅所形成异质结的结压降约为1V，而P+碳化硅与N型碳化硅外延层所形成碳化硅PN结的结压降约为3V，P型多晶硅与N型外延层形成的PN结因其较低的导通压降，先于碳化硅Trench MOS器件的寄生碳化硅PIN二极管(即Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管)导通；同时，由于本发明器件中P+多晶硅区在器件内部的横向分布采用了非常规排列分布，如方形排列、六角形排列、品字型排列或原子晶格排列等形状，故而，相比于寄生碳化硅二极管，本发明器件形成的异质结拥有更大的二极管结接触面积，从而在一定程度上提高了二极管工作时的正向导通性能。同时，器件的导电模式由双极导电转变为单极导电(即仅为电子导电，而无空穴的注入)因此本发明器件在应用中具有反向恢复时间短，反向恢复电荷少的优点，具有好的反向恢复特性和快的开关速度。
当反向耐压时，因P型多晶硅与N型碳化硅所形成异质结具有1.5eV左右的势垒高度，以及第一Pbase区和第二Pbase区、P+碳化硅区(或者介质层)提供的电场屏蔽作用，使得本发明提出的器件结构具有不小于传统Trench MOS的电压阻断能力和低的反向漏电。
根据本领域技术人员普通知识可知：本发明提供的碳化硅Trench MOS器件结构中各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为N型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为P型；衬底及外延层也可以为P型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为N型。此外，根据异质结物理的知识可知，通过调整外延层和多晶硅层的掺杂浓度，衬底及外延层为N型半导体材料时，多晶硅层掺杂类型也可以为N型，衬底及外延层为P型半导体材料时，多晶硅层掺杂类型也可以为P型。
本发明的有益效果是：
本发明提供在碳化硅Trench MOS器件的P+接触区增设多晶硅区，使其与外延层形成异质结，这一技术手段能够对于提升器件性能具有显著效果：
(1)本发明提出的一种碳化硅Trench MOS器件，相比直接使用Trench MOS寄生碳化硅二极管，通过在器件内集成二极管的技术手段降低了正向导通压降，故使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率；另外，本发明在器件内部横向排列分布有连续或不连续的P+多晶硅区，增加了形成异质结的面积，有助于改善器件二极管应用时的正向导通特性。
(2)本发明提出器件结构的导电模式在二极管应用时，从碳化硅寄生二极管的双极导电(电导调制)转变为单极导电本发明形成异质结二极管正向导通时仅为电子导电，无空穴的注入)，因而相对于双极导电的寄生碳化硅二极管而言，其具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度。
(3)本发明提出的一种碳化硅Trench MOS器件，相比在器件外部反并联一个快恢复二极管(FRD)的应用方式，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。
(4)本发明提出的一种碳化硅Trench MOS器件，在反向耐压时由于本发明形成异质结具有1.5eV左右的电子势垒高度，使得器件在很大的一个温度区间内，性能受到影响不大，故而本发明具有温度稳定性高的特点。
(5)本发明提出的一种碳化硅Trench MOS器件，P+碳化硅区或介质层的引入能够调节P型多晶硅区附近的电场，并且能够调节沟槽栅底部的电场，进一步提升器件的阻断电压能力并降低漏电，使本发明器件的阻断电压能力和漏电水平优于传统Trench MOS器件。
附图说明
图1是传统碳化硅Trench MOS器件元胞结构示意图；
图2是本发明提供的一种碳化硅Trench MOS器件基本元胞结构示意图；
图3是本发明提供的一种碳化硅Trench MOS器件第一衍生结构的元胞结构示意图；
图4是本发明提供的一种碳化硅Trench MOS器件第二衍生结构的元胞结构示意图；
图5是本发明提供的一种碳化硅Trench MOS器件第三衍生结构的元胞结构示意图；
图6是本发明提供的一种碳化硅Trench MOS器件基本元胞结构俯视示意图；
图7是本发明提供的一种碳化硅Trench MOS器件第四衍生结构的元胞结构俯视示意图；
图8是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N+衬底上形成N-碳化硅外延层后形成的结构示意图；
图9是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N-外延层上通过光刻和离子注入形成Pbase区后形成的结构示意图；
图10是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成碳化硅P+接触区后形成的结构示意图；
图11是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成碳化硅N+源区后形成的结构示意图；
图12是本发明提供的一种碳化硅Trench MOS器件制作方法在器件表面分别两次刻蚀碳化硅形成沟槽后形成的结构示意图；
图13是本发明提供的一种碳化硅Trench MOS器件制作方法通过热氧化生长方式在N-外延层上表面的沟槽内部形成栅氧后形成的结构示意图；
图14是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积工艺和刻蚀工艺形成P+多晶硅区、多晶硅栅后形成的结构示意图；
图15是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀金属形成各金属接触后形成的结构示意图。
图中：1为第一金属源极，1a为第二金属源极，2为第一P+接触区，21为第二P+接触区，3为第一N+源区，31为第二N+源区，4为第一Pbase区，41为第二Pbase区，5为N-外延层，6为N+衬底，7为金属漏极，8为金属栅极，9为多晶硅栅，10为栅介质层，11为P+多晶硅区，12为第一金属电极，121为第二金属电极，13为第一介质层，131为第二介质层，14为第一P+碳化硅区，141为第二P+碳化硅区。
具体实施方式
以下结合附图，以一种750V的碳化硅Trench MOS器件的结构及其制作方法为例，详细描述本发明的技术方案。本实施例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；其特征在于：所述N-外延层5上层两端分别具有左右对称设置的第一P+多晶硅区11和第二P+多晶硅区111，第一P+多晶硅区11和第二P+多晶硅区111上表面分别设有第一金属电极12二金属电极121；在两个P+多晶硅区11、111之间的N-外延层5具有Trench栅结构，所述Trench栅结构包括多晶硅栅9、设于多晶硅栅9底面及侧壁的栅氧化层10以及设于多晶硅栅9上表面的金属栅极8；在第一P+多晶硅区11与Trench栅结构之间N-外延层5上层还具有第一Pbase区4；Pbase区4、41的深度小于P+多晶硅区11、111的深度和Trench栅结构的深度；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2，第一N+源区3及第一P+接触区2上表面具有第一金属源极1；在第二P+多晶硅区111与Trench栅结构之间N-外延层5上层还具有第二Pbase区41；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21，第二N+源区31及第二P+接触区21上表面具有第二金属源极1a；所述第一金属源极1与第一金属电极12相接触，第二金属源极1a和第二P+多晶硅区111相接触；各电极之间通过介质相互隔离形成左右对称的元胞结构。
本实施例中：金属漏电极7、金属源电极1、1a以及金属栅极8的厚度均为0.5～6μm；N+衬底6的掺杂浓度为2×1018cm-3～2×1019cm-3，厚度为50～250μm；N-外延层5的掺杂浓度为6×1014cm-3～3×1016cm-3，厚度为5～21μm；Pbase区深度为1.3～2μm，掺杂浓度为3×e16～2×e17cm-3；P+接触区深度为0.3～0.5μm，掺杂浓度为5×e18～1×e20cm-3；N+源区深度为0.2～0.5μm，掺杂浓度为3×e18～8×e19cm-3；P型多晶硅区11的掺杂浓度为3×1018cm-3～1×1020cm-3，厚度为2.5～5.0μm，宽度为0.2～1μm，宽度为0.1～0.4μm；栅介质层10、101的厚度均为50～100nm；多晶硅栅9、91的厚度均为1.5～2.3μm，宽度为0.2～1μm。
实施例2：
本实施除了在第一P+多晶硅区11和第二P+多晶硅区111下方具有与之相接触的第一P+碳化硅区14和第二P+碳化硅区141；所述P+碳化硅区14、141的宽度与P+多晶硅区11的宽度相同，如图3所示。
本实施例增设的P+碳化硅区14、141能够对P+多晶硅区11、111和沟槽栅起到电场屏蔽作用，进而提高了器件耐压，并且对抑制反向漏电流具有一定的作用。
实施例3：
本实施除了在第一P+多晶硅区11和第二P+多晶硅区111下方具有与之相接触的第一P+碳化硅区14和第二P+碳化硅区141；所述P+碳化硅区14、141的宽度大于P+多晶硅区11的宽度，，如图4所示，本实施中P+碳化硅区14、141的宽度范围为1.0～2.6μm。
本实施例将P+碳化硅区14、141横向尺寸(即宽度)做大，相比实施例2具有能够对P+多晶硅区11、111和沟槽栅起到更强的电场屏蔽作用，进一步提高了器件耐压，同时也进一步抑制了反向漏电流。
实施例4：
本实施除了在第一P+多晶硅区11和第二P+多晶硅区111下方具有与之相接触的第一介质层区13和第二介质层区131；本实施采用氧化层。
本实施例中介质层13、131的作用与实施例2中P+碳化硅区14、141作用相同，能够对P+多晶硅区11、111和沟槽栅起到电场屏蔽作用，进而提高了器件耐压，并且对抑制反向漏电流具有一定的作用。
实施例5：
本实施除了P+多晶硅区11、111分别在在器件两侧的横向方向上呈方形排列以外，其余结构均与实施例1相同。
实施例6：
本实施除了P+多晶硅区11、111分别在在器件两侧的横向方向上呈品字型排列以外，其余结构均与实施例1相同。
实施例7：
本实施除了P+多晶硅区11、111分别在在器件两侧的横向方向上呈六角型排列以外，其余结构均与实施例1相同。
实施例8：
本实施除了P+多晶硅区11、111分别在在器件两侧的横向方向上呈原子晶格排列以外，其余结构均与实施例1相同。
实施例5至8的结构改进有助于增加沟槽侧壁与多晶硅形成Si/SIC异质结的结面积，结面积的提高有助于改善正向导通特性。
实施例9：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为2×1018cm-3～2×1019cm-3，厚度为50～250μm的碳化硅N+衬底6的硅面制作掺杂浓度为6×1014cm-3～3×1016cm-3，厚度为5～12μm的N-外延层5，如图8所示；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1.3～2μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区，如图9所示；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21，如图10所示；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层注入N型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的N+源区3、31，如图11所示；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm，再在N-外延层两侧位置分别刻蚀沟槽区，刻蚀所得沟槽区的深度约为2.5μm～5.0μm，如图12所示；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间沟槽内生成一层厚度约为50～100nm的栅介质层10刻蚀去除多余栅介质材料，如图13所示；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅材料，经刻蚀形成厚度为2.5μm～5.0μm的P+多晶硅区11、11111以及厚度为1.5μm～2.3μm的多晶硅栅9，如图14所示；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8、第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成厚度为0.6～4μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅TrenchMOS器件，如图15所示。
实施例10：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为2×1018cm-3～2×1019cm-3，厚度为50～250μm的碳化硅N+衬底6的硅面制作掺杂浓度为6×1014cm-3～3×1016cm-3，厚度为5～12μm的N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1.3～2μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层注入N型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的N+源区3、31；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm，再在N-外延层两侧位置分别刻蚀沟槽区，刻蚀所得沟槽区的深度约为2.5μm～5.0μm；
第六步：采用光刻和离子注入工艺，在400℃～600℃下，在N-外延层5两侧沟槽的底部注入P型杂质离子，分别形成掺杂浓度均为3×1018cm-3～1×1019cm-3，厚度均为0.2～1.0μm的第一P+碳化硅区14和第二P+碳化硅区141；
第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间沟槽内生成一层厚度约为50～100nm的栅介质层10刻蚀去除多余栅介质材料；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅材料，经刻蚀形成厚度为2.5μm～5.0μm的P+多晶硅区11、11111以及厚度为1.5μm～2.3μm的多晶硅栅9；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8、第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成厚度为0.6～4μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
实施例11：
第一步：采用外延工艺，在掺杂浓度为2×1018cm-3～2×1019cm-3，厚度为50～250μm的碳化硅N+衬底6的硅面制作掺杂浓度为6×1014cm-3～3×1016cm-3，厚度为11～12μm的N-外延层5；第二步：采用两次刻蚀工艺，在N-外延层中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm，再在N-外延层两侧位置分别刻蚀沟槽区，刻蚀所得沟槽区的深度约为2.5μm～5.0μm；
第三步：采用离子注入工艺，350℃～600℃，在N-外延层5上层两端分别注入硼离子或者铝离子，形成深度均为1.3～2μm，掺杂浓度均为3×e16～2×e17cm-3的第一Pbase区4和第二Pbase区41；第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两端以及N-外延层两侧位置的沟槽底部分别注入P型半导体杂质，形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21以及3×1018cm-3～1×1019cm-3，厚度均为0.2～1.0μm的第一P+碳化硅区14和第二P+碳化硅区141；
第五步：采用光刻和离子注入工艺，在400℃～600℃下，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，第一N+源区3和第二N+源区31的掺杂浓度均为3×e18～8×e19cm-3，深度均约为0.3μm～0.5μm，通过高温退火激活上述注入的杂质；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间沟槽内生成一层厚度约为50～100nm的栅介质层10刻蚀去除多余栅介质材料；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅材料，经刻蚀形成厚度为2.5μm～5.0μm的P+多晶硅区11、11111以及厚度为1.5μm～2.3μm的多晶硅栅9；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8、第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成厚度为0.6～4μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
实施例12：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为2×1018cm-3～2×1019cm-3，厚度为50～250μm的碳化硅N+衬底6的硅面制作掺杂浓度为6×1014cm-3～3×1016cm-3，厚度为5～12μm的N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1.3～2μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层注入N型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的N+源区3、31；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm，再在N-外延层两侧位置分别刻蚀沟槽区，刻蚀所得沟槽区的深度约为2.7μm～6.0μm；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层两侧位置的沟槽底部分别淀积一层介质材料，形成厚度为0.2～1.0μm第一介质层13和第二介质层131；第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间沟槽内生成一层厚度约为50～100nm的栅介质层10刻蚀去除多余栅介质材料；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅材料，经刻蚀形成厚度为2.5μm～5.0μm的P+多晶硅区11、11111以及厚度为1.5μm～2.3μm的多晶硅栅9；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8、第一金属电极12和第二金属电极121；减薄器件背部后，通过淀积一层金属形成厚度为0.6～4μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
根据本领域技术人员常识可知：所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。本发明不仅能够采用P型多晶硅材料实现N沟道器件制作，也采用N型多晶硅材料实现P沟道器件的制作；同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种碳化硅Trench MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(7)、N+衬底(6)及N-外延层(5)；其特征在于：所述N-外延层(5)上层两端分别具有左右对称设置的第一P+多晶硅区(11)和第二P+多晶硅区(111)，第一P+多晶硅区(11)和第二P+多晶硅区(111)上表面分别设有第一金属电极(12)和第二金属电极(121)；在两个P+多晶硅区(11、111)之间的N-外延层(5)具有Trench栅结构，所述Trench栅结构包括多晶硅栅(9)、设于多晶硅栅(9)底面及侧壁的栅氧化层(10)以及设于多晶硅栅(9)上表面的金属栅极(8)；在第一P+多晶硅区(11)与Trench栅结构之间N-外延层(5)上层还具有第一Pbase区(4)；所述第一Pbase区(4)中具有相互独立的第一N+源区(3)和第一P+接触区(2)，第一N+源区(3)及第一P+接触区(2)上表面具有第一金属源极(1)；在第二P+多晶硅区(111)与Trench栅结构之间N-外延层(5)上层还具有第二Pbase区(41)；所述第二Pbase区(41)中具有相互独立的第二N+源区(31)和第二P+接触区(21)，第二N+源区(31)及第二P+接触区(21)上表面具有第二金属源极(1a)；所述Pbase区(4、41)的深度小于P+多晶硅区(11、111)的深度和Trench栅结构的深度；所述第一金属源极(1)与第一金属电极(12)相接触，第二金属源极(1a)和第二金属电极(121)相接触；各电极之间通过介质相互隔离形成左右对称的元胞结构。
2.根据权利要求1所述的一种碳化硅Trench MOS器件，其特征在于，第一P+多晶硅区(11)和第二P+多晶硅区(111)分别在器件两侧的横向方向上连续或者不连续分布，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列。
3.根据权利要求1或2所述的一种碳化硅Trench MOS器件，其特征在于，第一P+多晶硅区(11)和第二P+多晶硅区(111)下方还具有与之相接触的第一P+碳化硅区(14)和第二P+碳化硅区(141)；所述P+碳化硅区(14、141)的深度大于Trench栅结构的深度。
4.根据权利要求1或2所述的一种碳化硅Trench MOS器件，其特征在于，第一P+多晶硅区(11)和第二P+多晶硅区(111)下方还具有与之相接触的第一介质层区(13)和第二介质层区(131)；所述介质层区(13、131)的深度大于Trench栅结构的深度。
5.根据权利要求3所述的一种碳化硅Trench MOS器件，其特征在于，P+碳化硅区(14、141)的宽度大于或者等于P+多晶硅区(11、111)的底部宽度。
6.根据权利要求4所述的一种碳化硅Trench MOS器件，其特征在于，介质层区(13、131)的宽度大于或者等于P+多晶硅区(11、111)的底部宽度。
7.根据权利要求1或2或5或6或所述的一种碳化硅Trench MOS器件，其特征在于，各结构层的掺杂类型互换。
8.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，通过高温退火激活上述注入的杂质；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区(4)和第二Pbase区(41)以及第一N+源区(3)和第二N+源区(31)；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层(10)；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅(9)，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区(11)和第二P+多晶硅区(111)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在多晶硅栅(9)部分上表面形成金属栅极(8)；在第一P+多晶硅区(11)和第二P+多晶硅区(111)上表面分别形成第一金属电极(12)和第二金属电极(121)；减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
9.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区(4)和第二Pbase区(41)以及第一N+源区(3)和第二N+源区(31)；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度；
第六步：采用光刻和离子注入工艺，在N-外延层两侧位置的沟槽底部分别注入P型杂质离子，形成第一P+碳化硅区(14)和第二P+碳化硅区(141)，通过高温退火激活上述注入的杂质；
第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层(10)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅(9)，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区(11)和第二P+多晶硅区(111)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在多晶硅栅(9)部分上表面形成金属栅极(8)；在第一P+多晶硅区(11)和第二P+多晶硅区(111)上表面分别形成第一金属电极(12)和第二金属电极(121)；减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
10.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在Pbase区上层两端注入P型半导体杂质，分别形成两个左右对称的P+接触区；
第四步：采用光刻和离子注入工艺，在两个P+接触区之间的Pbase区上层注入N型半导体杂质，分别形成与P+接触区相独立的N+源区，通过高温退火激活上述注入的杂质；
第五步：采用两次刻蚀工艺，在N-外延层中间位置及N-外延层两侧位置刻蚀出沟槽，进而得到第一Pbase区(4)和第二Pbase区(41)以及第一N+源区(3)和第二N+源区(31)；刻蚀得到的沟槽深度均大于Pbase区的深度，并且N-外延层两侧位置刻蚀出的沟槽深度大于中间位置沟槽的深度；
第六步：采用热氧化或者淀积和刻蚀工艺，在N-外延层两侧位置的沟槽底部分别淀积一层介质材料，形成第一介质层(13)和第二介质层(131)；
第七步：采用热氧化或者淀积和刻蚀工艺，在N-外延层中间位置的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得栅介质层(10)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅材料，在N-外延层中间位置的沟槽内形成由栅介质层包围的多晶硅栅(9)，在N-外延层两侧位置的沟槽内形成第一P+多晶硅区(11)和第二P+多晶硅区(111)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在多晶硅栅(9)部分上表面形成金属栅极(8)；在第一P+多晶硅区(11)和第二P+多晶硅区(111)上表面分别形成第一金属电极(12)和第二金属电极(121)；减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
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