CN106711190A - 一种具有高性能的半导体器件及制造方法 - Google Patents
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Abstract
本发明提供一种高性能的半导体器件及制造方法，所述半导体器件包括结型势垒肖特基二极管，所述结型势垒肖特基二极管远离表面区域的P杂质区域面积增大而肖特基电极的接触面积保持不变，用于降低所述肖特基二极管的反向电场强度；其制造方法包括主要在于如下步骤：在二氧化硅做掩蔽层保护的前提下，将具有倾斜角度的离子注入沟槽底部，对沟槽底部进行多次注入掺杂；进行P杂质区淀积，填充沟槽区；填充完成后，再将淀积的P杂质区进行研磨，磨至N杂质区；进行肖特基金属电极的淀积和多层欧姆接触金属的淀积；用蒸发或溅射方式形成背面金属接触。该发明可进一步缓解正向电流特性和反向漏电特性不可同向改善的矛盾。
Description
【技术领域】
本发明涉及半导体器件领域，尤其涉及一种高性能的半导体器件及制造方法。
【背景技术】
半导体器件(semiconductor device)通常，这些半导体材料是硅、锗、砷化镓或具有宽禁带的半导体材料，如碳化硅、氮化镓，可用作整流器、振荡器、发光器、放大器、测光器等。与传统的硅材料相比，碳化硅材料具有禁带宽度大、电子迁移率高、热导率大及击穿电场高的特点，碳化硅材料目前已应用到电力电子半导体器件，且将是未来的发展方向。其中，具有广泛应用的碳化硅二极管分为肖特基二极管和PN结二极管。由于PN结二极管开启电压高，不利于降低器件的通态损耗，因此目前市场上商品化碳化硅二极管最高电压到1700V，且都是肖特基二极管。肖特基二极管具有开启电压低的特点，但是其缺点是在器件承受耐压时，随着反向电压的增加，由于肖特基受电场的影响，导致反向漏电流急剧增大。
以结型势垒肖特基二极管中碳化硅JBS器件为例，碳化硅JBS器件既有肖特基二极管低导通电压大电流特性又具有PIN二极管高击穿电压特性在碳化硅功率器件中应用广泛。但是碳化硅JBS器件仍存在肖特基接触面积和欧姆接触面积相互制约的问题，增大肖特基接触面积，势必会进一步降低器件正向压降提升器件电流特性。器件承受反向耐压时，随着反向电压的增大，肖特基接触处电场强度增加，肖特基的反向漏电将随着肖特基处的电场增大而增大。因此，肖特基面积越大，在器件承受反向耐压时，相同的反向电压下，器件漏电流越大。
【发明内容】
本发明为了解决缓解正向电流特性和反向漏电特性不可同向改善的矛盾提供一种高性能的半导体器件及制造方法。
为解决上述技术问题，本发明采用以下技术方案：
一种高性能的半导体器件，所述半导体器件包括结型势垒肖特基二极管，所述结型势垒肖特基二极管的远离表面区域的P型杂质区域向下、向外扩张至N型外延层区使形成的PN结与同等注入宽度、同等掺杂高度的P型杂质区域形成的PN结相比增大，从而降低所述肖特基二极管的反向电场强度。
优选地，所述远离表面区域的P型杂质区域增大后的底部截面形状为曲面，用于优化所述肖特基二极管的反向击穿电压。
优选地，所述结型势垒肖特基二极管是硅二极管或氮化镓二极管。
优选地，所述结型势垒肖特基二极管是碳化硅二极管，所述碳化硅二极管正面由上至下的包括肖特基电极、欧姆电极、面积增大的P型杂质区、N型外延层区、N型衬底区,背面包括背面电极。
优选地，所述肖特基电极为钛、镍金属；所述欧姆电极是镍或铝多层金属；所述P型杂质区是铝或硼的掺杂区；N型外延层和N型衬底区为氮掺杂区；背面金属电极为钛、镍或银的多层金属层。
一种制备以上所述的高性能的半导体器件的方法，包括以下步骤：
S1：在半导体表面形成沟槽；
S2：在器件表面形成二氧化硅掩蔽层并刻蚀器件沟槽底部二氧化硅，使沟槽底部器件表面露出；
S3：使用反应离子刻蚀法进行器件刻蚀，加深沟槽深度，使所述P杂质区域面积向下扩张；
S4：将具有倾斜角度的离子注入沟槽底部，对沟槽底部进行多次注入掺杂，使所述P杂质区域面积向外扩张；
S5：刻蚀掉沟槽侧壁及表面的二氧化硅层，进行P杂质区淀积，填充沟槽区；再将淀积的P杂质区进行研磨，磨至N杂质区；
S6：进行多层欧姆接触金属的淀积和肖特基金属电极的淀积；用蒸发或溅射方式形成背面金属接触。
优选地，S1中所述沟槽的深度为0.2μm～0.5μm，宽度为1μm～4μm；S2中所述掩蔽层厚度为300nm～600nm；S3中所述加深后的沟槽深度为0.8μm～4μm。
优选地，S4中所述倾斜角度与所述掩蔽层厚度T、所述沟槽宽度W和所述加深后的沟槽深度L有关，其倾斜角度所述倾斜角度为粒子注入入射方向和晶圆表面垂线的夹角。
优选地，S4中所述离子注入的能量为60keV～350keV，离子注入完成后在1600°～1670°的温度下退火。
优选地，S5中所述填充沟槽去的掺杂浓度为5e18～2e19/cm2。
本发明的有益效果为通过沟槽刻蚀结合倾斜角度的离子注入技术实现了增大碳化硅外延层中P杂质区域的结面积，该发明可缩小碳化硅外延层中P型掺杂区间的间距，有利于增强P型区间N型外延层的耗尽，降低P型区之间，即肖特基电极处的电场，从而降低器件在承受反向电压时的肖特基漏电流。同时，本发明未造成肖特基表面接触面积的损耗，不会显著降低器件正向电流，可进一步缓解正向电流特性和反向漏电特性不可同向改善的矛盾。
【附图说明】
图1是本发明实施例的结型势垒肖特基二极管示意图。
图2是本发明实施例的结型势垒肖特基二极管的三维示意图。
图3是本发明实施例的P杂质区域增大后的一个示意图。
图4是本发明实施例的P杂质区域增大后的另一个示意图。
图5是本发明实施例的制备高性能的半导体器件的结构变化示意图，其中图5a-5f分别为制备过程中对应六个步骤的器件结构变化示意图。
其中，1-肖特基电极，2-欧姆电极，3-P型杂质区，4-N型外延层区，5-N型衬底区，6-背面电极，7-二氧化硅层。
【具体实施方式】
实施例1
如图1、图2所示结型势垒肖特基二极管平面示意图和立体示意图，可以是碳化硅肖特基二极管，其包括肖特基电极1，欧姆电极2，P型杂质区3，N型外延层区4，N型衬底区5，背面电极6。所述肖特基电极1可以为钛、镍金属；欧姆电极2为镍/铝多层金属；P型掺杂区3可以是铝或硼的掺杂区；N型外延层4和N型衬底区5为氮掺杂；背面金属电极6为钛/镍/银的多层金属层。
当器件正向工作时也即电极1和2同时加正电压器件导通正向电流由肖特基二极管和欧姆接触部分的PIN二极管构成。其正向电流特性主要由肖特基二极管决定，当器件加反偏电压也即背面电极加正向电压时器件处于反向阻断特性，反向漏电流主要由PN结耗尽层漏电和肖特基热电子发射两部分组成，而其中肖特基热电子发射占据主导地位。故在传统JBS器件中欲提高器件正向电流须增加器件肖特基接触面积，增加肖特基接触面积必然会引入器件反向漏电流的增加。通过引入底部圆形P杂质区域，既未改变表面肖特基接触电极面积，从而不会影响器件正向电流特性，同时既能改善器件反向耐压时PN结电场提高器件击穿电压；又可增强N漂移区耗尽从而改善表面电场，降低肖特基势垒热电子发射，降低器件反向漏电。
实施例2
如图2、图3所示，结型势垒肖特基二极管P杂质区增大后的形状可以有多种类型，这些形状都可以通过一定的工艺技术实现。通过远离表面区域增大P杂质区域面积减缓P杂质区与N杂质区接触角度改善PN结曲率优化PN结电场达到提高器件击穿电压目的同时更为重要的是通过增强漂移区耗尽达到改善器件表面电场从而降低器件肖特基漏电。
本发明结构中底部圆形P杂质区域只是示意图可为方形或其他任意形状凡是通过远离表面区域增大P杂质区域面积的做法皆属于本发明的保护点。
实施例3
一种制备高性能的半导体器件的方法，其步骤如下所示：
(1)在碳化硅表面淀积二氧化硅层7，光刻胶曝光并刻蚀二氧化硅层，去胶后，利用二氧化硅层做掩蔽层，使用反应离子刻蚀碳化硅，形成深度0.5μm，宽度1.8μm碳化硅沟槽。
(2)再次进行二氧化硅7掩蔽层淀积，使碳化硅表面形成一层掩蔽层，厚度约为400nm。使用反应离子刻蚀技术刻蚀碳化硅沟槽底部二氧化硅，使得沟槽底部碳化硅表面露出。
(3)再次使用反应离子刻蚀方法进行碳化硅刻蚀，达到沟槽的总深度为1.5μm。
(4)利用二氧化硅层做掩蔽层，使用具有倾斜角度的离子注入对沟槽底部进行具有倾斜角度(角度定义为离子注入入射方向和晶圆表面垂线的夹角)为14度铝离子的多次注入掺杂，注入能量分别为60keV、120keV和220keV，离子注入完成后在1670°温度下进行退火。
(5)进行二氧化硅湿法刻蚀，去掉沟槽侧壁及表面的二氧化硅层。并进行P型碳化硅淀积，填充沟槽区，且该填充区具有2e19/cm2的掺杂浓度。填充完成后，再将淀积的P型碳化硅进行CMP研磨，磨至N-EPI区。
(6)进行镍/铝或镍/钛/铝的多层欧姆接触金属2的淀积，进行镍或钛的肖特基金属电极1的淀积。蒸发或溅射方式进行钛/镍/银形成背面金属接触6。
实施例4
一种制备高性能的半导体器件的方法，其步骤如下所示：
(1)在碳化硅表面淀积二氧化硅层7，光刻胶曝光并刻蚀二氧化硅层，去胶后，利用二氧化硅层做掩蔽层，用反应离子刻蚀碳化硅，形成深度0.2μm，宽度4μm碳化硅沟槽。
(2)再次进行二氧化硅7掩蔽层淀积，使碳化硅表面形成一层掩蔽层，厚度约为600nm。使用反应离子刻蚀技术刻蚀碳化硅沟槽底部二氧化硅，使得沟槽底部碳化硅表面露出。
(3)再次使用反应离子刻蚀方法进行碳化硅刻蚀，达到沟槽的总深度为4μm。
(4)利用二氧化硅层做掩蔽层，使用具有倾斜角度的离子注入对沟槽底部进行具有倾斜角度(角度定义为离子注入入射方向和晶圆表面垂线的夹角)为16度的铝离子的多次注入掺杂，注入能量分别为60keV、220keV和350keV，离子注入完成后在1630°温度下进行退火。
(5)进行二氧化硅湿法刻蚀，去掉沟槽侧壁及表面的二氧化硅层。并进行P型碳化硅淀积，填充沟槽区，且该填充区具有5e18/cm2的掺杂浓度。填充完成后，再将淀积的P型碳化硅进行CMP研磨，磨至N-EPI区。
(6)进行镍/铝或镍/钛/铝的多层欧姆接触金属2的淀积，进行镍或钛的肖特基金属电极1的淀积。蒸发或溅射方式进行钛/镍/银形成背面金属接触6。
实施例5
一种制备高性能的半导体器件的方法，其步骤如下所示：
(1)在碳化硅表面淀积二氧化硅层7，光刻胶曝光并刻蚀二氧化硅层，去胶后，利用二氧化硅层做掩蔽层，使用反应离子刻蚀碳化硅，形成深度0.2μm，宽度1μm碳化硅沟槽。
(2)再次进行二氧化硅7掩蔽层淀积，使碳化硅表面形成一层掩蔽层，厚度约为300nm。使用反应离子刻蚀技术刻蚀碳化硅沟槽底部二氧化硅，使得沟槽底部碳化硅表面露出。
(3)再次使用反应离子刻蚀方法进行碳化硅刻蚀，达到沟槽的总深度为0.8μm。
(4)利用二氧化硅层做掩蔽层，使用具有倾斜角度的离子注入对沟槽底部进行具有倾斜角度(角度定义为离子注入入射方向和晶圆表面垂线的夹角)为10度的铝离子的多次注入掺杂，注入能量分别为60keV、120keV和200keV，离子注入完成后在1600°温度下进行退火。
(5)进行二氧化硅湿法刻蚀，去掉沟槽侧壁及表面的二氧化硅层。并进行P型碳化硅淀积，填充沟槽区，且该填充区具有2e19/cm2的掺杂浓度。填充完成后，再将淀积的P型碳化硅进行CMP研磨，磨至N-EPI区。
(6)进行镍/铝或镍/钛/铝的多层欧姆接触金属2的淀积，进行镍或钛的肖特基金属电极1的淀积。蒸发或溅射方式进行钛/镍/银形成背面金属接触6。
以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。
Claims (10)
1.一种高性能的半导体器件，其特征在于，所述半导体器件包括结型势垒肖特基二极管，所述结型势垒肖特基二极管的远离表面区域的P型杂质区域向下、向外扩张至N型外延层区使形成的PN结与同等注入宽度、同等掺杂深度的P型杂质区域形成的PN结相比增大，从而降低所述肖特基二极管的反向电场强度。
2.如权利要求1所述的高性能的半导体器件，其特征在于，所述远离表面区域的P型杂质区域增大后的底部截面形状为曲面，用于优化所述肖特基二极管的反向击穿电压。
3.如权利要求1所述的高性能的半导体器件，其特征在于，所述结型势垒肖特基二极管是硅二极管或氮化镓二极管。
4.如权利要求1所述的高性能的半导体器件，其特征在于，所述结型势垒肖特基二极管是碳化硅二极管，所述碳化硅二极管正面由上至下的包括肖特基电极、欧姆电极、面积增大的P型杂质区、N型外延层区、N型衬底区,背面包括背面电极。
5.如权利要求4所述的高性能的半导体器件，其特征在于，所述肖特基电极为钛、镍金属；所述欧姆电极是镍或铝多层金属；所述P型杂质区是铝或硼的掺杂区；N型外延层和N型衬底区为氮掺杂区；背面金属电极为钛、镍、银组成的多层金属层。
6.一种制备如权利要求1-5任一所述的高性能的半导体器件的方法，其特征在于，包括以下步骤：
S1：在半导体表面形成沟槽；
S2：在器件表面形成二氧化硅掩蔽层并刻蚀器件沟槽底部二氧化硅，使沟槽底部器件表面露出；
S3：使用反应离子刻蚀法进行器件刻蚀，加深沟槽深度，使所述P杂质区域面积向下扩张；
S4：将具有倾斜角度的离子注入沟槽底部，对沟槽底部进行多次注入掺杂，使所述P杂质区域面积向外扩张；
S5：刻蚀掉沟槽侧壁及表面的二氧化硅层，进行P杂质区淀积，填充沟槽区；再将淀积的P杂质区进行研磨，磨至N杂质区；
S6：进行多层欧姆接触金属的淀积和肖特基金属电极的淀积；用蒸发或溅射方式形成背面金属接触。
7.如权利要求6所述的制造高性能的半导体器件的方法，其特征在于，S1中所述沟槽的深度为0.2μm～0.5μm，宽度为1μm～4μm；S2中所述掩蔽层厚度为300nm～600nm；S3中所述加深后的沟槽深度为0.8μm～4μm。
8.如权利要求6所述的制造高性能的半导体器件的方法，其特征在于，S4中所述倾斜角度与所述掩蔽层厚度T、所述沟槽宽度W和所述加深后的沟槽深度L有关，其倾斜角度所述倾斜角度为离子注入入射方向和晶圆表面垂线的夹角。
9.如权利要求6所述的制造高性能的半导体器件的方法，其特征在于，S4中所述离子注入的能量为60keV～350keV，离子注入完成后在1600°～1670°的温度下退火。
10.如权利要求6所述的制造高性能的半导体器件的方法，其特征在于，S5中所述填充沟槽去的掺杂浓度为5e18～2e19/cm2。
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