CN115295414A - 硅基二极管的制作方法、硅基二极管以及二极管器件 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 40
- 239000010703 silicon Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- -1 boron ions Chemical class 0.000 claims abstract description 68
- 229910052796 boron Inorganic materials 0.000 claims abstract description 54
- 238000002347 injection Methods 0.000 claims abstract description 31
- 239000007924 injection Substances 0.000 claims abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 21
- 229910052698 phosphorus Inorganic materials 0.000 claims description 20
- 239000011574 phosphorus Substances 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 abstract description 16
- 230000005684 electric field Effects 0.000 abstract description 10
- 230000002829 reductive effect Effects 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000002028 premature Effects 0.000 abstract description 6
- 238000011084 recovery Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
本申请提供的一种硅基二极管的制作方法、硅基二极管以及二极管器件，通过向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度，该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
Description
技术领域
本申请涉及显示技术领域，具体涉及一种硅基二极管的制作方法、硅基二极管以及二极管器件。
背景技术
快恢复二极管通常有PIN结构的外延构成，在全局或局部载流子寿命控制技术的应用下，降低载流子寿命，使二极管具备快速恢复的特性。该类二极管通常同IGBT并联使用，二极管反向恢复过程中产生的峰值电流通常会使IGBT的开通损耗增加，若外延缓冲层控制不好会导致低的软度，影响IGBT的栅极电压。通常使用全局载流子寿命控制的快速恢复二极管正向开启压降VF越高即阳极注入效率低，反向峰值电流IRM相对小，对IGBT的影响越小，但二极管的损耗增加。
MPS快速恢复二极管，由于融合肖特基和PIN结构，在不提升正向VF的情况下，降低了阳极注入效率,具备制造正向电压低，低IRM和高软度快速恢复二极管的条件，但由于肖特基结在没有很好的电场屏蔽下漏电较大，为获得较好的电场屏蔽效应，需制备高浓P结，对肖特基结区进行耗尽，同时提升了阳极注入效率，因此很难制备高压MPS快速恢复二极管。
发明内容
本申请提供一种硅基二极管的制作方法、硅基二极管以及二极管器件，旨在解决目前的面板技术往往在低温多晶氧化物技术和低温多晶硅技术的高迁移率/稳定性佳的方向发展，但是无法克服成本问题，且在工业化生产中，对于LTPS或者LTPO目前最高仅能够运用到6代线，无法运用到最新的11代线，因此无论成本还是运用范围，均制约了LTPS或者LTPO的发展的问题。
本申请实施例提供一种硅基二极管的制作方法，包括：
刻蚀一外延片上外延生长出的外延层和所述外延片，形成贯穿所述外延层且在所述外延片上形成凹陷的槽体，其中，所述外延片包括N型掺杂区；
向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度；
在所述外延片未凹陷的表面上，向所述外延片注入磷离子，形成P型掺杂区，并形成硅基二极管的接触电极。
在可选的实施例中，在向所述外延片注入磷离子之前，所述制作方法还包括：
通过热生长在所述外延片靠近所述外延层且未凹陷的表面上形成栅氧层；
在所述槽体的侧壁上形成多晶硅层；以及
在所述外延片未凹陷的表面上形成开孔；相对应地，所述向所述外延片注入磷离子，包括：
通过所述开孔向所述外延片注入磷离子。
在可选的实施例中，所述P型掺杂区靠近所述槽体设置，所述在所述槽体的侧壁上形成多晶硅层，包括：
在无掩膜下，刻蚀所述容置于所述槽体内的非晶硅至所述栅氧层暴露，形成所述非晶硅层。
在可选的实施例中，所述外延层包括依次垒叠的第一氮化硅层、二氧化硅层以及第二氮化硅层，所述在外延片上外延生长出外延层的步骤包括：
在所述外延片上通过外延生长第一厚度的第一氮化硅层；
在所述第一氮化硅层上外延生长形成第二厚度的二氧化硅层；以及
在所述二氧化硅层上外延生长形成第一厚度的第二氮化硅层。
在可选的实施例中，刻蚀一外延片上外延生长出的外延层，形成贯穿所述外延片且在所述外延层上形成凹陷的槽体，包括：
在无掩膜下，通过干法刻蚀所述外延层至完全露出所述外延片；
通过掩膜刻蚀所述外延片，形成凹陷；
对所述凹陷进行湿法刻蚀，将所述凹陷的侧壁外扩设定厚度，形成所述槽体。
在可选的实施例中，所述第一浓度为1e12-1e13mol/L，所述向所述槽体的底部注入第一浓度硼离子，包括：
在注入能量为20-120KeV下，向所述槽体的底部注入1e12-1e13mol/L硼离子；其中，所述槽体的底部在注入温度下形成PN结。
在可选的实施例中，所述第二浓度为1e13-1e14，向所述槽体的侧壁底部注入第二浓度硼离子，包括：
在注入能量为20-120KeV下，调整注入角度朝向槽体的侧壁底部，向所述槽体的侧壁底部注入1e13-1e14mol/L硼离子。
在可选的实施例中，在向所述外延片注入磷离子之前，所述制作方法还包括：
向所述槽体内填充光刻胶；
对所述槽体内的光刻胶进行曝光工艺，使所述光刻胶固化；
向固化光刻胶后的槽体内注入第一浓度硼离子。
本申请进一步提供一种硅基二极管，包括：
外延片，所述外延片包括N型掺杂区，且所述外延片远离所述N型掺杂区的一侧表面向内凹陷形成槽体；
非晶硅，形成在所述槽体的侧壁处；以及
接触电极，形成在所述外延片未凹陷的表面上方；
其中，所述槽体的侧壁底部区域的硼离子浓度高于所述槽体的底部的硼离子浓度，所述外延片未凹陷的表面区域注入磷离子形成P型掺杂区。
本申请进一步提供一种二极管器件，包括如上所述的硅基二极管。
由上述技术方案可知，本申请提供的一种硅基二极管的制作方法、硅基二极管以及二极管器件，通过向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度，该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例中制作硅基二极管的步骤之一形成的结构示意图。
图2是本申请实施例中制作硅基二极管的步骤之二形成的结构示意图。
图3是本申请实施例中制作硅基二极管的步骤之三形成的结构示意图。
图4是本申请实施例中制作硅基二极管的步骤之四形成的结构示意图。
图5是本申请实施例中制作硅基二极管的步骤之五形成的结构示意图。
图6是本申请实施例中制作硅基二极管的步骤之六形成的结构示意图。
图7是本申请实施例中制作硅基二极管的步骤之七形成的结构示意图。
图8是本申请实施例中制作硅基二极管的步骤之八形成的结构示意图。
图9是本申请实施例中制作硅基二极管的步骤之九形成的结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。需要说明的是，本申请公开的硅基二极管的制作方法、硅基二极管以及二极管器件可用于显示技术领域，也可用于除显示技术领域之外的任意领域，本申请公开的硅基二极管的制作方法、硅基二极管以及二极管器件的应用领域不做限定。
快恢复二极管通常有PIN结构的外延构成，在全局或局部载流子寿命控制技术的应用下，降低载流子寿命，使二极管具备快速恢复的特性。该类二极管通常同IGBT并联使用，二极管反向恢复过程中产生的峰值电流通常会使IGBT的开通损耗增加，若外延缓冲层控制不好会导致低的软度，影响IGBT的栅极电压。通常使用全局载流子寿命控制的快速恢复二极管正向开启压降VF越高即阳极注入效率低，反向峰值电流IRM相对小，对IGBT的影响越小，但二极管的损耗增加。
MPS快速恢复二极管，由于融合肖特基和PIN结构，在不提升正向VF的情况下，降低了阳极注入效率,具备制造正向电压低，低IRM和高软度快速恢复二极管的条件，但由于肖特基结在没有很好的电场屏蔽下漏电较大，为获得较好的电场屏蔽效应，需制备高浓P结，对肖特基结区进行耗尽，同时提升了阳极注入效率，因此很难制备高压MPS快速恢复二极管。
本申请发明人基于此，通过向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度，该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
实施例1
本申请实施例提供一种硅基二极管的制作方法，请结合图1至图9所示，可以看出，其具体包括：
S1：刻蚀一外延片上外延生长出的外延层和所述外延片，形成贯穿所述外延层且在所述外延片上形成凹陷的槽体，其中，所述外延片包括N型掺杂区；
S2：向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度；
S3：在所述外延片未凹陷的表面上，向所述外延片注入磷离子，形成P型掺杂区，并形成硅基二极管的接触电极。
本申请提供的一种硅基二极管，通过向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度，该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
具体的，在步骤S1中，所述外延层包括依次垒叠的第一氮化硅层、二氧化硅层以及第二氮化硅层，所述在外延片上外延生长出外延层的步骤包括：
S11：在所述外延片上通过外延生长第一厚度的第一氮化硅层；
S12：在所述第一氮化硅层上外延生长形成第二厚度的二氧化硅层；以及
S13：在所述二氧化硅层上外延生长形成第一厚度的第二氮化硅层。
具体的，首先在一定结构的外延片上生长0.1-0.3μm的氮化硅，生长1-5μm的二氧化硅，再生长0.1-0.3微米的氮化硅。旋涂光刻胶，光刻显影，如图1。干法依次刻蚀第一氮化硅，二氧化硅，第二氮化硅，去除光刻胶，再次沉积0.2-0.5μm的氮化硅，无掩膜刻蚀氮化硅直至完全露出沟槽内的单晶硅，上述混合薄膜，组成为硬掩膜版。在硬掩膜版的掩膜下，首先干法刻蚀单晶硅，形成2-6μm的沟槽，如图2。随后湿法蚀刻单晶硅0.5-2μm，此次硬掩膜及单晶硅的沟槽呈凸字型，即硬掩膜版部分悬空，如图3。
在某些实施例中，上述步骤S1，即刻蚀一外延片上外延生长出的外延层，形成贯穿所述外延片且在所述外延层上形成凹陷的槽体，包括：
S101：在无掩膜下，通过干法刻蚀所述外延层至完全露出所述外延片；
S102：通过掩膜刻蚀所述外延片，形成凹陷；
S103：对所述凹陷进行湿法刻蚀，将所述凹陷的侧壁外扩设定厚度，形成所述槽体。
示例性的，一些具体实施例中干法依次刻蚀氮化硅，二氧化硅，氮化硅，去除光刻胶，再次沉积0.2-0.5μm的氮化硅，无掩膜刻蚀氮化硅直至完全露出沟槽内的单晶硅，上述混合薄膜，组成为硬掩膜版。在硬掩膜版的掩膜下，首先干法刻蚀单晶硅，形成2-6μm的沟槽，如图2。随后湿法蚀刻单晶硅0.5-2μm，此次硬掩膜及单晶硅的沟槽呈凸字型，即硬掩膜版部分悬空，如图3。
进一步的，在某些实施例中，所述第一浓度为1e12-1e13mol/L，所述向所述槽体的底部注入第一浓度硼离子，包括：
在注入能量为20-120KeV下，向所述槽体的底部注入1e12-1e13mol/L硼离子；其中，所述槽体的底部在注入温度下形成PN结。
具体而言，对底部进行常规硼离子注入，注入剂量1e12-1e13,能量20-120Kev，形成底部注入，如图4所示。
同理，所述第二浓度为1e13-1e14，向所述槽体的侧壁底部注入第二浓度硼离子，包括：
在注入能量为20-120KeV下，调整注入角度朝向槽体的侧壁底部，向所述槽体的侧壁底部注入1e13-1e14mol/L硼离子。
具体而言，经过1050-1200℃，100-600分钟退火后，第一次注入的硼离子同N区，形成PN结，沟槽底部平面处硼浓度较高，并递减到突变的PN结处，需匹配好硼退火温度及时间，保留1-3μm的N型沟道区，侧壁顶部保持N型，如图5所示。
本实施例中，沟槽的宽度为A,硬掩膜板厚度为B，沟槽深度为C，调整注入角度为α≤arctan(A/(B+C))，注入浓度1e13-1e14间，注入能量20-120KeV，得到侧壁底部被高浓度硼离子加浓的注入区，由于悬空的混合硬掩膜板，侧壁顶部不受硼离子注入影响，保持N型，如图6所示。
进一步的，在向所述外延片注入磷离子之前，所述制作方法还包括：
通过热生长在所述外延片靠近所述外延层且未凹陷的表面上形成栅氧层；
在所述槽体的侧壁上形成多晶硅层；以及
在所述外延片未凹陷的表面上形成开孔；相对应地，所述向所述外延片注入磷离子，包括：
通过所述开孔向所述外延片注入磷离子。
具体的，去除混合硬掩膜板，热生长50-800A厚度的栅氧。沉积0.5-1.0μm的多晶硅，无掩膜刻蚀多晶硅至平面处的栅氧化层裸露出，在热氧生长过程中，侧壁高浓度注入的硼离子被激活，形成P+区，同时侧壁顶部保持N型，如图7所示。
由此本领域技术人员可以总结出：所述P型掺杂区靠近所述槽体设置，所述在所述槽体的侧壁上形成多晶硅层，包括：
在无掩膜下，刻蚀所述容置于所述槽体内的非晶硅至所述栅氧层暴露，形成所述非晶硅层。
此外，在其他实施例中，在向所述外延片注入磷离子之前，所述制作方法还包括：
向所述槽体内填充光刻胶；
对所述槽体内的光刻胶进行曝光工艺，使所述光刻胶固化；
向固化光刻胶后的槽体内注入第一浓度硼离子。
具体而言，旋涂光刻胶，胶厚度在0.5-1μm间，且沟槽内填满光刻胶，调整曝光强度，使表面的光刻胶全部曝光，保留沟槽内的光刻胶，并进行固化。第三次进行硼离子注入，能量20-200Kev,剂量1e12-1e13,保留沟槽内的光刻胶。再次旋涂1.5-2微米厚度的光刻胶，在掩膜板的掩蔽下，选择性曝光，使平面到沟槽的部分区域开孔，进行磷离子注入，剂量1E14-8E15,能量20-200Kev，祛除光刻胶并进行低温退火，激活注入的离子，并在侧壁形成NMOS区，蚀刻去掉非多晶硅下的栅氧，如图8所示。
随后沉积欧姆金属，并做欧姆金属合金，形成图9所示器件结构。该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
综上，本发明通过混合薄膜结合干法及湿法蚀刻技术，在耐高电压的硅漂移区N-上，形成凸型槽，在混合薄膜的掩膜下对沟槽底部进行轻浓度硼注入（1E12-9E12），并高温推结。随后大倾角注入高浓度硼离子(1E13-1E14),能量20-120Kev，根据实际情况计算注入倾角，使高浓度硼离子仅注入沟槽侧壁，由于硅和混合薄膜形成凸槽结构，侧壁顶部不受高浓度硼离子影响。清除混合薄膜后，制备50-800A左右的栅氧化层。沉积0.5-1.0μm的多晶硅，无掩膜刻蚀多晶硅至平面处的栅氧化层裸露出。旋涂光刻胶，胶厚度在0.5-1μm间，且沟槽内填满光刻胶，调整曝光强度，使表面的光刻胶全部曝光，保留沟槽内的光刻胶，并进行固化。第三次进行硼离子注入，能量20-200Kev,剂量1e12-1e13,保留沟槽内的光刻胶。再次旋涂1.5-2微米厚度的光刻胶，在掩膜板的掩蔽下，选择性曝光，使平面到沟槽的部分区域开孔，进行磷离子注入，剂量1E14-8E15,能量20-200Kev，祛除光刻胶并进行低温退火，激活注入的离子，并在侧壁形成NMOS区。蚀刻去掉非多晶硅下的栅氧，进行金属化，即可得到没有NMOS结构的高压快速恢复二极管。
实施例2
本申请实施例提硅基二极管，如图9所示，包括：外延片，所述外延片包括N型掺杂区，且所述外延片远离所述N型掺杂区的一侧表面向内凹陷形成槽体；非晶硅，形成在所述槽体的侧壁处；以及接触电极，形成在所述外延片未凹陷的表面上方；其中，所述槽体的侧壁底部区域的硼离子浓度高于所述槽体的底部的硼离子浓度，所述外延片未凹陷的表面区域注入磷离子形成P型掺杂区。
可以理解，本申请通过向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度，该结构在较短的沟槽侧壁上制备了NMOS区，侧壁P+的存在可以有效耗尽该处的电场，防止反向耐压时被过早击穿，同时P+可以提升器件的抗浪涌能力；沟槽底部和顶部P区降低阳极注入效率，同时正向开启时可以激活NMOS注入电子，进一步降低阳极的注入效率，使该器件具备耐高压，高软度，正向电压低，反向峰值电流低特性。
实施例3
本申请实施例中一种二极管器件，包括如上所述的硅基二极管。
在具体实施时，本发明实施例提供的二极管器件可以作为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等电子产品的开关元件，本申请对此不做赘述。
需要说明的是，本发明实施例提供的显示面板实施例、测试方法实施例和硅基二极管实施例均可以相互参考，本申请实施例对此不做限定。本申请实施例提供的硅基二极管的测试方法实施例的步骤能够根据情况进行相应增减，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本申请的保护范围之内，因此不再赘述。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种硅基二极管的制作方法，其特征在于，包括：
刻蚀一外延片上外延生长出的外延层和所述外延片，形成贯穿所述外延层且在所述外延片上形成凹陷的槽体，其中，所述外延片包括N型掺杂区；
向所述槽体的底部注入第一浓度硼离子，以及向所述槽体的侧壁底部注入第二浓度硼离子，所述第一浓度低于所述第二浓度；
在所述外延片未凹陷的表面上，向所述外延片注入磷离子，形成P型掺杂区，并形成硅基二极管的接触电极。
2.根据权利要求1所述的制作方法，其特征在于，在向所述外延片注入磷离子之前，所述制作方法还包括：
通过热生长在所述外延片靠近所述外延层且未凹陷的表面上形成栅氧层；
在所述槽体的侧壁上形成多晶硅层；以及
在所述外延片未凹陷的表面上形成开孔；相对应地，所述向所述外延片注入磷离子，包括：
通过所述开孔向所述外延片注入磷离子。
3.根据权利要求2所述的制作方法，其特征在于，所述P型掺杂区靠近所述槽体设置，所述在所述槽体的侧壁上形成多晶硅层，包括：
在无掩膜下，刻蚀容置于所述槽体内的非晶硅至所述栅氧层暴露，形成所述多晶硅层。
4.根据权利要求1所述的制作方法，其特征在于，所述外延层包括依次垒叠的第一氮化硅层、二氧化硅层以及第二氮化硅层，在外延片上外延生长出外延层的步骤包括：
在所述外延片上通过外延生长第一厚度的第一氮化硅层；
在所述第一氮化硅层上外延生长形成第二厚度的二氧化硅层；以及
在所述二氧化硅层上外延生长形成第一厚度的第二氮化硅层。
5.根据权利要求4所述的制作方法，其特征在于，刻蚀一外延片上外延生长出的外延层，形成贯穿所述外延片且在所述外延层上形成凹陷的槽体，包括：
在无掩膜下，通过干法刻蚀所述外延层至完全露出所述外延片；
通过掩膜刻蚀所述外延片，形成凹陷；
对所述凹陷进行湿法刻蚀，将所述凹陷的侧壁外扩设定厚度，形成所述槽体。
6.根据权利要求3所述的制作方法，其特征在于，所述第一浓度为1e12-1e13mol/L，所述向所述槽体的底部注入第一浓度硼离子，包括：
在注入能量为20-120KeV下，向所述槽体的底部注入1e12-1e13mol/L硼离子；其中，所述槽体的底部在注入温度下形成PN结。
7.根据权利要求1所述的制作方法，其特征在于，所述第二浓度为1e13-1e14，向所述槽体的侧壁底部注入第二浓度硼离子，包括：
在注入能量为20-120KeV下，调整注入角度朝向槽体的侧壁底部，向所述槽体的侧壁底部注入1e13-1e14mol/L硼离子。
8.根据权利要求2所述的制作方法，其特征在于，在向所述外延片注入磷离子之前，所述制作方法还包括：
向所述槽体内填充光刻胶；
对所述槽体内的光刻胶进行曝光工艺，使所述光刻胶固化；
向固化光刻胶后的槽体内注入第一浓度硼离子。
9.一种硅基二极管，其特征在于，包括：
外延片，所述外延片包括N型掺杂区，且所述外延片远离所述N型掺杂区的一侧表面向内凹陷形成槽体；
非晶硅，形成在所述槽体的侧壁处；以及
接触电极，形成在所述外延片未凹陷的表面上方；
其中，所述槽体的侧壁底部区域的硼离子浓度高于所述槽体的底部的硼离子浓度，所述外延片未凹陷的表面区域注入磷离子形成P型掺杂区。
10.一种二极管器件，其特征在于，包括如权利要求9所述的硅基二极管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211221680.0A CN115295414B (zh) | 2022-10-08 | 2022-10-08 | 硅基二极管的制作方法、硅基二极管以及二极管器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211221680.0A CN115295414B (zh) | 2022-10-08 | 2022-10-08 | 硅基二极管的制作方法、硅基二极管以及二极管器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115295414A true CN115295414A (zh) | 2022-11-04 |
| CN115295414B CN115295414B (zh) | 2023-03-24 |
Family
ID=83834545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211221680.0A Active CN115295414B (zh) | 2022-10-08 | 2022-10-08 | 硅基二极管的制作方法、硅基二极管以及二极管器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115295414B (zh) |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |