KR101987009B1 - 개선된 쇼트키 정류기 - Google Patents

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Abstract

반도체 정류기는, 제1형의 도전성을 갖는 반도체 기판을 포함한다. 기판 상에 형성된 제1층은 제1형의 도전성을 가지며 기판보다 낮은 농도로 도핑된다. 제2형의 도전성을 갖는 제2층이 기판 상에 형성되고, 금속층이 제2층 위에 배치된다. 제2층은 금속층과 제2층 사이에 쇼트키 접촉이 이루어질 수 있도록 낮은 농도로 도핑된다. 제1전극이 금속층 위에 형성되고, 제2전극이 기판의 뒷면에 형성된다.

Description

개선된 쇼트키 정류기 {IMPROVED SCHOTTKY RECTIFIER}
본 발명은 종래의 쇼트키 다이오드와 같이 빠른 속도와 낮은 스위칭 손실을 제공하면서도 더 높은 전류 용량과 훨씬 낮은 도통상태 손실을 제공하는 쇼트키 정류기에 관한 것이다.
본 출원은 미국 가출원 61/405,293(2010년 10월 21일 출원) 및 미국 특허 출원 13/222,249(2011년 8월 31일 출원)에 대한 우선권 주장 출원이다. 이들의 전체 내용을 참고로서 여기에 포함시킨다.
기존의 쇼트키 정류기(Schottky rectifier)가 전통적인 PIN 다이오드에 대한 대안으로서 고속 응용에서 사용되고 있다. 쇼트키 정류기는 제한된 차단 영역(blocking range)을 갖는데, 그 주된 성공은 대략 200V 미만의 항복전압(breakdown voltage)을 요하는 응용에서이다. 차단 전압 영역이 제한되는 주된 이유는 높은 항복전압에서 도통상태(on-state)의 순방향 전압 강하가 심각하게 증가하기 때문인데, 이는, 드리프트(drift) 영역의 도핑 농도의 감소에 의해, 그리고 이에 수반하여, 드리프트 영역의 깊이의 증가에 의해 발생한다. 그 결과, 드리프트 영역의 고유 도통상태 저항은 대략 VBR 2 .5에 비례하게 된다(VBR은 항복전압). 도통상태 저항과 항복전압 사이의 이러한 초선형(superlinear) 관계는 쇼트키 정류기가 높은 차단 전압을 원하는 시장에서 자리매김하는 것을 어렵게 한다. 또한, 쇼트키 접촉(Schottky contact)에 존재하는 높은 전계는 장벽저하 효과(barrier lowering effect)를 일으키고, 이에 따라 높은 차단 전압에서 큰 누설 전류가 발생한다.
도 1과 2는 각각 기존의 PIN 다이오드와 기존의 쇼트키 정류기를 도시한다. PIN 다이오드는 제1도전형(예를 들어, n+ 형)의 불순물(도펀트)이 높은 농도로 도핑된 고농도 도핑 반도체 기판(110)을 포함한다. 에피택시 방식의 드리프트층(120)이 기판(110) 상에 형성되며 여기에는 제1도전형(예를 들어, n- 형)의 불순물이 더 낮은 농도로 도핑되어 있다. 드리프트층(120) 위에는 고농도 도핑된 저항성 접촉층(ohmic contact)(130)이 형성되는데, 이 접촉층(130)에는 제2도전형(예를 들어, p+ 형)의 불순물이 고농도 도핑되어 있다. 음극(cathode) 전극(150)이 기판(110)의 뒷면에 형성되고, 양극(anode) 금속(140)이 저항성 접촉층(130) 위에 형성된다.
도 2에 도시된 종래의 쇼트키 정류기는 제1도전형(예를 들어, n+ 형)의 불순물이 높은 농도로 도핑된 고농도 도핑 기판(210)을 포함한다. PIN 다이오드와 마찬가지로, 드리프트층(220)이 기판(210) 상에 형성되고 제1도전형(예를 들어, n- 형)의 불순물이 더 낮은 농도로 도핑되어 있다. 그리고, 저항성 접촉층 대신에, 금속층(230)이 드리프트층(230) 위에 형성된다. 쇼트키 접촉(Schottky contact)이 금속층(230)과 드리프트층(220) 사이의 계면에 형성된다. 음극 전극(250)이 기판(210)의 뒷면에 형성되고, 양극 금속(240)이 금속층(230) 위에 형성된다.
쇼트키 접촉의 전계에 대한 민감성을 줄이기 위해 트렌치 MOS 장벽 쇼트키(TMBS: Trench MOS Barrier Schottky) 소자가 개발되었다. 이 소자는 그 활성 영역에 다수의 트렌치 MOS 셀을 형성함으로써, 표면 전계를 줄이며 누설 전류 흐름을 저지하는 측면 장벽을 형성하는 것을 특징으로 한다. 결과적으로, 오프상태 누설 전류가 크게 감소된다. 또한, MOS 트렌치는 필드 판(field plate)의 역할을 하는데, 이에 의해서, 항복이 일어나지 않는 한도에서 드리프트 영역의 도핑량을 좀더 증가시킬 수 있다. 그러나, TMBS 소자의 도통상태 전압 강하는 항복전압이 300V를 초과하는 고전압 응용에서는 여전히 문제가 된다. 그 이유는, 쇼트키 정류기의 단극성(unipolar) 도전 메커니즘은 PIN 다이오드에 고유한 쌍극성(bipolar) 도전만큼은 효율적이지 않기 때문이다.
KR 10-1044209호
따라서 본 발명의 목적은 고속 응용에서 사용되고 있는 쇼트키 정류기의 종래의 문제점인 높은 차단 전압에서 큰 누설 전류가 발생하는 문제를 해결하기 위하여, 정류 소자의 구조를 변경함으로써 높은 전류 용량과 낮은 도통상태 손실 특성을 갖는 반도체 정류기를 제공하는 것이다.
본 발명의 다른 목적은 종래의 쇼트키 정류기의 제조 공정을 변경함으로써 높은 전류 용량과 낮은 도통상태 손실 특성의 반도체 정류기를 제조하는 방법을 제공하는 것이다.
본 발명의 일 특징에 따르면, 반도체 정류기가 제공된다. 이 정류기는 제1형의 도전성을 갖는 반도체 기판을 포함한다. 기판 상에 형성된 제1층은 제1형의 도전성을 가지며 기판보다 낮은 농도로 도핑된다. 제2형의 도전성을 갖는 제2층이 기판 상에 형성되고, 금속층이 제2층 위에 배치된다. 제2층은 금속층과 제2층 사이에 쇼트키 접촉이 이루어질 수 있도록 낮은 농도로 도핑된다. 제1전극이 금속층 위에 형성되고, 제2전극이 기판의 뒷면에 형성된다.
본 발명의 다른 특징에 따르면, 정류기를 제조하는 방법이 제공된다. 이 방법은, 제1형의 도전성을 갖는 반도체 재료를 준비하고, 기판 위에 제1층을 형성하는 것을 포함한다. 제1층은 제1형의 도전성을 가지며 기판보다 낮은 농도로 도핑한다. 제2층을 기판 상에 형성하는데, 제2층은 제2형의 도전성을 갖는다. 금속층을 제2층 위에 형성한다. 제2층은 금속층과 제2층 사이에 쇼트키 접촉이 이루어질 수 있도록 낮은 농도로 도핑한다. 제1전극을 금속층 위에 형성하고, 제2전극을 기판의 뒷면에 형성한다.
본 발명에 따른 정류기에 의하면, 투명층/드리프트층 주입 및 쇼트키 장벽에 의해 각각 제어되는 쌍극성 및 단극성의 혼합 도전성을 갖게 되어서 종래의 쇼트키 정류기에 비해 상당히 낮은 도통상태 저항과 누설 전류를 갖게 된다. 또한, 드리프트 영역으로 소수 캐리어를 주입하여 플라즈마를 형성시키는 투명층에 의해서, 기존의 PIN 다이오드와 쇼트키 정류기에 비해서, 도통상태 성능 및 역회복 손실 간의 유리한 절충(trade-off)이 가능해진다. 또한, 투명층에 의해서 역 누설 전류가 감소된다.
본 발명에 따른 쇼트키 정류기는, 쇼트키 접촉 및 투명 양극을 기반으로 하는 구조를 가지며, 이에 의해서 구체적으로 다음과 같은 장점을 갖게 된다.
투명층의 존재로 인해 소수 캐리어가 드리프트 영역으로 주입되어, 드리프트 영역의 저항률이 플라즈마의 출현에 의해 줄어들 수 있고 도통상태 전압이 감소될 수 있다.
투명층은 얕으며 저농도 도핑되고 제한된 영역에만 존재하기 때문에 소수 캐리어 주입도 또한 제한된다. 이에 따라, 도통상태 전압과 스위칭 속도 사이의 절충을 보다 적정하게 조정할 수 있다.
투명층에 의해서 전계가 쇼트키 접촉에 미치는 영향을 방지할 수 있게 되어 장벽저하 효과가 완화되고 누설 전류가 낮아질 수 있다.
도 1과 2는 각각 기존의 PIN 다이오드와 기존의 쇼트키 정류기를 도시한다.
도 3은 본 발명의 원리에 따라 제조된 쇼트키 다이오드의 일 구현형태를 도시한다.
도 4는 (a) 기존의 PIN 다이오드, (b) 기존의 쇼트키 정류기, 그리고 (c) 본 발명에 따른 쇼트키 다이오드의 전형적인 도통상태 특성의 그래프를 도시한다.
도 5는 (a) 기존의 PIN 다이오드, (b) 기존의 쇼트키 정류기, 그리고 (c) 본 발명에 따른 쇼트키 다이오드의 전형적인 역회복 특성의 개략도를 도시한다.
도 6은 다른 일 구현형태로서 트렌치 MOS 장벽 쇼트키(TMBS) 설계를 기반으로 하는 쇼트키 정류기를 도시한다.
도 7은 투명 영역으로의 다양한 주입량에 따른, 도 6에 도시한 소자의 시뮬레이션 출력 특성을 도시한다.
도 8은 다양한 p- 형 주입량에 따른, 도 6에 도시한 소자의 과잉 소수 캐리어(과잉 정공)의 분포 프로필을 도시한다.
도 9는 도 6의 소자에 대한 턴오프시 과도 전류 파형의 개략도이다.
도 10은 도 6에 도시한 소자의 오프상태 차단 특성을 도시한다.
도 11 및 12는 쇼트키 정류기의 다른 구현형태를 도시한다.
아래에 설명한 바와 같이, 기존의 쇼트키 다이오드와 같이 빠른 속도와 낮은 스위칭 손실을 제공하면서도 더 높은 전류 용량과 훨씬 낮은 도통상태 손실을 갖는 쇼트키 다이오드, 즉, 정류 소자가 제공된다.
도 3은 본 발명의 원리에 따라 제작된 쇼트키 다이오드의 일 구현형태를 도시한다. 도시된 바와 같이, 쇼트키 다이오드(300)는 제1도전형(예를 들어, n+ 형)의 불순물이 고농도로 도핑된 고농도 도핑 기판(310)을 포함한다. 에피택시 공정에 의한 드리프트층(320)이 기판(310) 상에 형성되는데 여기에는 제1도전형(예를 들어, n- 형)의 불순물이 더 낮은 농도로 도핑된다. 제2도전형(예를 들어, p- 형)의 저농도 도핑층(330)이 드리프트층(320) 위에 형성된다. 아래에 설명한 이유로, 이 저농도 도핑층은 때때로 투명층이라 지칭할 것이다. 이 투명층(330)을 형성한 후에 금속층(340)을 증착하는데, 이 금속층은 실리사이드(silicide)를 형성할 수 있는 금속(예를 들어, 니켈)으로 형성된다. 실리사이드 형성이 완료된 후에 반도체 재료와 반응하지 않은 금속은 선택적 에칭을 이용해서 제거한다. 음극 전극(350)을 기판(310)의 뒷면에 형성하고, 양극 금속(360)을 금속층(340) 위에 형성한다.
소위 투명층(330)은 그 표면에 증착된 금속과는 쇼트키 접촉(Schottky contact)을 이루고, n- 형 드리프트층(320)과의 계면에서는 저주입효율 접합(low injection efficiency junction)을 형성하게 된다. 기존의 정류 소자와 달리, 이 소자는 p- 투명층/n- 드리프트층 주입 및 쇼트키 장벽에 의해 각각 제어되는 쌍극성 및 단극성의 혼합 도전성을 갖게 된다. 이 다이오드(300)는 종래의 쇼트키 정류기에 비해 상당히 낮은 도통상태 저항과 누설 전류를 가지면서도, 매우 빠른 속도를 제공하고 다이오드 역회복시의 낮은 손실을 제공한다.
도 4는, (a) 기존의 PIN 다이오드, (b) 기존의 쇼트키 정류기, 그리고 (c) 본 발명에 따른 쇼트키 다이오드(300)의 전형적인 도통상태 특성의 그래프를 도시한다. 이 그래프에서 다이오드(300)는, 쌍극성 도전 및 쇼트키에 의해 제한된 도전이 일어나는 여러 영역에 따라 다양한 곡선을 갖는 특성을 나타나 있으며, 종래의 쇼트키 정류기에 비해 크게 향상된 도통상태 성능이 나타나 있다.
도 5는, (a) 기존의 PIN 다이오드, (b) 기존의 쇼트키 정류기, 그리고 (c) 본 발명에 따른 쇼트키 다이오드(300)의 전형적인 역회복 특성을 개략적으로 도시한다
도 5에서 보는 것과 같이, p+ 주입층과 양극의 저항성 접촉을 특징으로 갖는 PIN 다이오드에서는, 과도하게 높은 역 누설 전류, 높은 손실, 및 느린 속도의 문제가 있다. 반면에, 단극성 소자인 쇼트키 다이오드는 빠른 속도와 낮은 스위칭 손실을 제공한다. 본 발명에 따른 소자(300)는 속도와 손실 측면에서는 쇼트키 다이오드에 가깝지만(도 4 참조), 쇼트키 정류기보다 높은 전류 용량과 매우 낮은 도통상태 손실 특성을 갖는다.
드리프트 영역으로 소수 캐리어(정공)를 주입하여 플라즈마(도핑 수준 보다 높은 농도에서, 준중성 평형(quasi-neutrality equilibrium) 상태의 과잉 전자 및 정공)가 형성될 수 있도록 하는 투명층(330)에 의해, 기존의 PIN 다이오드와 쇼트키 정류기에 비해서, 도통상태 성능 및 역회복 손실 간의 유리한 절충(trade-off)이 가능하다. 그러나, 플라즈마 주입은, 쇼트키 접촉에 의해 제한되며 투명층(330)의 '투명성'에 의해 더욱 더 통제된다. 투명층(300)을 보다 낮은 농도로 도핑함으로써 투명성이 증가하며, 이로써 더 많은 양의 전자 전류가 투명층을 통과하여 양극 접촉에 도달할 수 있게 된다. 그 결과, 도통상태에서 플라즈마 형성이 더 적어지고, 이에 의해 역회복 응답이 빨라진다. 투명층의 도핑 농도를 증가시키되 쇼트키 접촉은 그대로 존치함으로써(다른 말로, 저항성 접촉에 고유한 상당량의 터널링을 억제함으로써), 도통상태 성능을 더욱 증가시킴과 함께 플라즈마 수준을 증가시킬 수 있다. 하지만 스위칭 손실이 커지는 것은 감수해야 한다. 이 절충에 대해서는 나중에 자세히 논의할 것이다.
본 발명의 다른 일 구현형태에서는, 앞서 언급한 트렌치 MOS 장벽 쇼트키(TMBS) 설계를 기반으로 한 쇼트키 정류기가 제공된다. 이 소자에서는 그 활성 영역에서 다수의 트렌치 MOS 셀을 형성함으로써, 표면 전계를 감소시키고, 누설 전류의 흐름을 저지하는 측면 장벽을 형성한다. 본 발명의 이러한 구현형태 중 한 예를 도 6에 도시하였다.
도 6의 TMBS 다이오드(400)는 고농도 도핑된 n+ 형 반도체 웨이퍼(401) 위에 저농도 도핑된 n- 형 에피택시층(402)이 형성된다. 이 에피택시층에는, 예를 들어, 참호(트렌치) 형태의 개구부가 형성된다. 이 개구부에는 도전 영역(403)이 형성되는데, 이는, 예를 들어, 도핑된 다결정 실리콘(polysilicon)으로 형성할 수 있다. 절연층(404)이 각 도전 영역과 해당 개구부(예컨대, 트렌치)의 벽 사이에 개재된다. 절연층(404)은, 예를 들어, 열 산화에 의해 형성할 수 있고, 이 개구부에는 등각증착(conformal deposition)을 이용하여 다결정 실리콘을 충전한 다음에 평탄화 공정을 수행할 수 있다. 그 다음에, 투명 영역(410)(이 예에서는 p- 형)을, 예를 들어, 이온주입(implantation) 또는 확산(diffusion) 기법을 이용하여 형성할 수 있다. 예를 들어, 일 실시형태에서는, 주입 기법으로 투명 영역을 형성하고 나서, 투명 영역(410)의 주입량과 접합 깊이를 조절하기 위하여 급속 어닐링(rapid annealing)을, 그리고 가능한 경우엔, 저도 드라이브인(light drive-in)을 실시한다. 이전에 언급한 바와 같이, 도통상태 전압과 턴오프 에너지 손실 간의 적절한 절충을 위하여 투명 영역(410)의 도핑 농도(또는 전하 주입량)를 적정 조절할 수 있다.
투명 영역(410)을 형성한 후에, 에피택시층(402) 위에 그리고 트렌치의 다결정 실리콘이 채워진 영역 위에 실리사이드층(415)을 형성할 수 있는 금속, 예를 들어, 니켈을 증착한다. 실리사이드가 형성되었으면, 반도체 재료와 반응하지 않은 금속을 선택적 에칭에 의해서 제거한다. 이 후, 양극 금속(407)을 금속층(415) 위의 상부 표면에 형성하고, 음극 금속(408)을 기판(401)의 하부 표면에 형성한다.
도 7은 투명 영역(410)으로의 여러가지 주입량에 따른 p- 형 TMBS 소자의 출력 특성을 시뮬레이션한 결과를 도시한다. 여기서 볼 수 있듯이, 투명 영역(410)에의 주입량을 증가시킴에 따라 250A/cm2의 전류밀도(즉, 동작 전류밀도)에서 도통상태 전압 강하가 감소한다. 투명층에의 도핑 수준 또는 주입량을 증가시키는 경우의 효과는 p- 투명층/n- 드리프트 영역의 주입 효율이 증가된다는 것이다. 즉, 투명성이 감소된다. 그럼에도 불구하고 낮은 전류밀도에서는 이러한 경향이 역전되는데, 그 이유는, P/N 접합의 내부 전위(built-in potential)(Vbi)가 아래의 식과 같은 형태를 갖기 때문이다.
Figure 112013042511113-pct00001
위 식에서 K는 볼츠만(Bolztmann) 상수, T는 켈빈 온도, q는 전자 전하, Nd는 N 측에서의 전자 밀도, Na는 P 측에서의 정공 밀도이다. Na를 증가시키면 Vbi가 커지게 되어, 결과적으로 P/N 접합에서 내부 장벽을 넘을 때까지 전류가 흐르는 것이 어려워진다.
도 8에는, 여러가지 p- 형 주입량에 따른, p- 형 TMBS 소자의 과잉 소수 캐리어(과잉 정공)의 분포 프로필이 도시되어 있다. 과잉 정공 농도(플라즈마와 등가임)는 투명층에의 p- 형 주입량에 따라 증가되는데, 이유는, 도통상태 전압이 주입량에 따라 변하기 때문이다. 또한, 주목할 만한 것으로는, p- 형 주입량이 가장 큰 D 케이스의 경우에 과잉 정공 농도가 가장 크다는 것인데, 이는, 특히 드리프트 영역의 중간부에서 그러하다. 이 중간부에서의 과잉 캐리어는 과도 동작(transient operation) 중에 가장 나중에 제거되는 것이며, 따라서 이 영역의 정공의 수가 적을수록 턴오프 스위칭 속도가 빨라진다고 알려져 있다. 실제로 D 케이스의 경우에 주입용량은 1×1015cm-2이며, 이는 p- 주입이라기 보다는 p+ 주입으로 간주해야 할 것이다. 이 경우에 본 소자는 사실상 PIN 다이오드가 되는데, 그 이유는, 접촉부가 터널링으로 인해 더 이상 쇼트키 접촉이 아니라 저항성 접촉이 되기 때문이다.
도 9는 턴오프 과도기에서의 전류 파형의 개략도이다. 이 도면은 주입량을 높이면 턴오프 시간이 길어짐을 나타내고 있다. 그러나, 드리프트 영역에서 캐리어 농도가 매우 낮다면(예를 들어 A 케이스), 도전성 변조 효과는 미미하며, 도통상태 전압은 전류밀도 250A/cm2 에서 1.5V보다 높게 나온다(도 7 참조).
쇼트키 접촉 아래에 있는 p- 형 투명층의 존재는 또한, 역 누설 전류를 감소시키는 데 도움이 된다. 소자의 오프상태 차단 특성을 도시한 도 10에 이를 나타내었다. 양극 전극에서의 PN 접합의 존재에 의해 높은 전계에서의 쇼트키 접촉의 장벽저하 효과에 대한 내성이 향상된다. 따라서, p- 형의 주입이 전혀 없는 소자에서 누설 전류가 가장 크다는 것을 알 수 있다. 반면에 다른 소자는, p- 투명층의 주입량이 가장 낮더라도, 역 누설 전류를 크게 감소시키는 장점을 보여주고 있다.
요약하면, 쇼트키 접촉 및 투명 양극을 기반으로 하는 구조를 여기서 제시하였다. 두 가지 구현형태를 (i) p- 형 평면 구조, (ii) p- 형 TMBS의 예로서 설명하였다. 이들 구조는 이전의 방식에 비해 다음과 같은 몇 가지 장점을 준다. (1) 투명층의 존재로 인해 소수 캐리어가 드리프트 영역으로 주입되어, 드리프트 영역의 저항률이 플라즈마의 출현에 의해 줄어들 수 있고(도전성 변조) 도통상태 전압이 감소될 수 있다. (2) 투명층은 얕으며 저농도 도핑되고 제한된 영역에만 존재하기 때문에 소수 캐리어 주입도 또한 제한된다. 이에, 도통상태 전압과 스위칭 속도 사이의 절충을 보다 적정하게 조정할 수 있다. (3) 높은 전류밀도에서 플라즈마의 추가적인 제한은, p- 투명층과 금속층 사이에 형성되는 쇼트키 장벽에 의해서이다. (4) 투명층에 의해서 전계가 쇼트키 접촉에 미치는 영향을 방지할 수 있게 되어 장벽저하 효과가 완화되고 누설 전류를 낮게 유지할 수 있다.
본 발명의 다른 구현형태를 도 11 및 12에 도시하였다. 도 11은 투명층(410)(이 예에서는 p- 형으로 도핑됨)이 소자의 일부분(예를 들어, 일부 구역/영역/셀)에만 삽입됨을 도시한다. 예를 들어, 이 예에서 투명층(410은)은 일부의 인접한 MOS 트렌치 쌍 사이에만 위치하고 있고, 다른 쌍에는 위치하지 않는다. 소자의, 투명층을 포함하지 않는 다른 부분에는 기존의 TMBS가 있다. 이 구현형태의 구조는 종래의 TMBS와 병렬로 투명 쇼트키 다이오드가 집적되는 것이 효율적이다. 도 12는 도 11의 변형예로서, 트렌치는 기존의 TMBS 셀에만 있고 투명층(410)은 소자의 활성 영역의 나머지 부분에 평면 구조로서 존재한다.
실시예
도 6의 구현형태에서 나타낸 투명층은 트렌치 주변에 일부 영역으로서 배치된다. 투명층은 적절한 p- 형 불순물을 사용하여 이온주입 및/또는 확산 기법에 의해 형성할 수 있다. 주입에 의한 결정 손상을 최소화하기 위해 주입 에너지를 낮게 유지하는 것이 좋다(예를 들어, 25 keV). 주입 공정 다음에는 양질의 쇼트키 접촉이 형성될 수 있게 반도체 표면을 충분히 평탄하게 유지하기 위한 어닐링 공정(예를 들어, 950℃의 온도에서 60분 간)을 시행할 수 있다. 선택한 설계 및 정격(차단 전압 용량, 누설 전류, 및 턴오프 속도)에 따라서, 구조상의 주요 층들의 기하학적 치수 및 도전성은 다음과 같다.
(1) p- 농도 : 1×1013cm-3 내지 5×1018cm-3
(2) p- 깊이 : 0.05μm 내지 l0μm
(3) 트렌치 깊이 : 0.5μm 내지 10.0μm
(4) 트렌치 폭 : 0.5μm 내지 5.0μm
(5) 메사(mesa) 폭(즉, 인접 트렌치 사이의 간격) : 0.3μm 내지 30.0μm
(6) N- 드리프트 영역의 길이 : 5μm 내지 200μm
(7) N- 드리프트 영역의 농도 : 5×1012cm-3 내지 5×1017cm-3
110: 반도체 기판
120: 드리프트층(120)
130: 저항성 접촉층
140: 양극 금속
150: 음극 전극
210: 반도체 기판
220: 드리프트층
230: 금속층
240: 양극 금속
250: 음극 전극
300: 쇼트키 다이오드
310: 반도체 기판
320: 드리프트층
330: 투명층
340: 금속층
350: 음극 전극
360: 양극 금속
400: TMBS 다이오드
401: 반도체 웨이퍼
402: 에피택시층
403: 도전 영역
404: 절연층
407: 양극 금속
408: 음극 금속
410: 투명 영역
415: 실리사이드층

Claims (18)

  1. 제1형의 도전성을 갖는 반도체 기판,
    상기 기판 상에 형성되며 제1형의 도전성을 갖고 기판보다 더 낮은 농도로 도핑된 제1층,
    기판 상에 형성되며 제2형의 도전성을 갖는 제2층,
    제2층 위에 배치되는 금속층, 이때 제2층은 이 금속층과 제2층 사이에 쇼트키 접촉이 형성될 수 있도록 저농도로 도핑됨,
    금속층 위에 형성된 제1전극 및 기판의 뒷면에 형성된 제2전극,
    제1층에 형성된 적어도 하나의 트렌치,
    적어도 하나의 트렌치의 바닥과 측벽을 덮는 유전체층, 및
    적어도 하나의 트렌치를 채우는 도전 재료
    를 포함하고,
    적어도 하나의 트렌치는 제1층에 형성되는 다수의 트렌치를 포함하고, 제2층은 제1층에, 트렌치들 중 모든 쌍이 아니라 오직 선택된 쌍 사이에 형성되는, 반도체 정류기.
  2. 제1항에 있어서, 제2층은 금속층과 제2층 사이에 저항성 접촉을 형성하기 위해 필요한 것보다 적은 도핑 농도를 갖는, 반도체 정류기.
  3. 제1항에 있어서, 제2층은 제1층 위에 형성되는, 반도체 정류기.
  4. 제1항에 있어서, 제2층은 제1층에 형성되는, 반도체 정류기.
  5. 삭제
  6. 제1항에 있어서, 제2층은 제1층 내에 형성되고, 트렌치의 적어도 일측에 인접하는, 반도체 정류기.
  7. 제6항에 있어서, 제2층은 트렌치의 양측에 인접하는, 반도체 정류기.
  8. 삭제
  9. 제1항에 있어서, 제2층은 제1층에, 트렌치들의 상기 선택된 쌍 사이에 형성되는, 반도체 정류기.
  10. 제1항에 있어서, 실리사이드층이 금속층과 제2층 사이의 계면에 형성되는, 반도체 정류기.
  11. 제1도전형의 반도체 기판을 준비하는 단계;
    제1형의 도전성을 가지며 상기 기판보다 더 낮은 농도로 도핑된 제1층을 상기 기판 상에 형성시키는 단계;
    복수의 트렌치를 제1층에 형성시키는 단계;
    각각의 트렌치의 바닥과 측벽을 유전체층으로 덮는 단계;
    각각의 트렌치를 도전 재료로 충전하는 단계;
    제2형의 도전성을 갖는 불순물로 저농도로 도핑된 제2층을 상기 기판 위에 형성시키는 단계 - 제2층이 적어도 제1 인접한 쌍의 트렌치 사이에 배치되고 적어도 제2 쌍의 트렌치 사이에는 배치되지 않음으로써 제2 쌍의 트렌치를 포함하는 영역 내에 TMBS가 정의됨;
    제2층 위에 금속층을 형성하는 단계로서, 이 금속층과 제2층 사이에 쇼트키 접촉이 형성될 수 있도록 하는, 상기 금속층을 형성하는 단계; 및
    상기 금속층 위에 제1전극을 형성하고, 상기 기판의 뒷면에 제2전극을 형성하는 단계;
    를 포함하고,
    제2층을 형성하는 것은, 도통상태 성능과 스위칭 성능 간의 절충이 조정되게 소수 캐리어 주입을 제한하도록 제2층을 형성하는 것을 포함하는, 정류기 제조 방법.
  12. 제11항에 있어서, 제2층의 형성에는, 제1층 속으로 제2층의 불순물을 주입 또는 확산하는 것이 포함되는, 정류기 제조 방법.
  13. 삭제
  14. 제11항에 있어서, 제1층에 적어도 하나의 트렌치를 형성하는 것은 금속층을 형성하기 전에 시행되는, 정류기 제조 방법.
  15. 삭제
  16. 제11항에 있어서, 제2층은 금속층과 제2층 사이에 저항성 접촉을 형성하기 위해 필요한 것보다 적은 도핑 농도를 갖는, 정류기 제조 방법.
  17. 제11항에 있어서, 제2층은 제1층에 형성되는 것을 포함하는 정류기 제조 방법.
  18. 제11항에 있어서, 제2층의 형성에는 주입 또는 확산에 의해서 제1층에 제2층을 형성하는 단계가 포함되는 정류기 제조 방법.
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