CN111816693A - 二极管结构及其制造方法 - Google Patents
二极管结构及其制造方法 Download PDFInfo
- Publication number
- CN111816693A CN111816693A CN201910285071.3A CN201910285071A CN111816693A CN 111816693 A CN111816693 A CN 111816693A CN 201910285071 A CN201910285071 A CN 201910285071A CN 111816693 A CN111816693 A CN 111816693A
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- conductive semiconductor
- type conductive
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 180
- 239000002184 metal Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000011084 recovery Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 13
- 208000032365 Electromagnetic interference Diseases 0.000 description 10
- 238000005457 optimization Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本公开提供一种二极管结构及其制造方法。其结构包括第一金属层、第一型的导电性半导体层、第二型的导电性半导体层、沟渠部以及第二金属层。第一型的导电性半导体层形成于第一金属层之上。第二型的导电性半导体层形成于第一型的导电性半导体层之上。第一型的导电性半导体层与第二型的导电性半导体层具有相反的导电性，且成一PN接面。沟渠部穿设于第二型的导电性半导体层与第一型的导电性半导体层，与第一型的导电性半导体层形成第一接触面，与第二型的导电性半导体层形成第二接触面。第二金属层形成于第二型的导电性半导体层与沟渠部之上。
Description
技术领域
本公开涉及一种二极管结构，特别涉及一种沟渠混合式PIN萧特基二极管结构及其制造方法。
背景技术
二极管为电路系统中常见的零组件之一，并广泛地应用于各式产品设备中。而因应不同的应用，二极管结构可以有不同的变化。例如PIN二极管与萧特基二极管均可作为功率二极管的应用。其中PIN二极管具有高击穿电压以及低反向电流，但PIN二极管的开关速度慢。另一方面萧特基二极管的开关速度快且具有低导通压降以及高正向导通电流，但萧特基二极管的漏电特性差。因此，遂有将PIN二极管与萧特基二极管整合于一二极管结构中，构成一混合式PIN萧特基二极管(Merged PIN Schottky diode)，以达到最佳的开关特性。而市场上整合有PIN二极管与萧特基二极管的混合式PIN萧特基二极管，其结构堆叠复杂，整体体积趋大，不利结构微型化，且其漏电特性无法符合高频应用需求。
有鉴于此，实有必要在提供一种沟渠混合式PIN萧特基二极管结构(TrenchMerged PIN Schottky diode)及其制造方法，以解决前述问题，同时简化整体结构，提升工艺精确度，达到优化二极管特性的目的。
发明内容
本公开的目的在于提供一种二极管结构及其制造方法。利用沟渠结构架构的沟渠混合式PIN萧特基二极管结构(Trench Merged PIN Schottky diode)，有利于缩小整体结构尺寸，同时优化二极管结构的特性。使二极管结构可提升单元密度、缩小骤回崩溃(snapback)的问题，并符合高电压应用需求，达到恢复时间快(开关损耗低)以及软恢复(soft recovery)特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
本公开的另一目的在于提供一种二极管结构及其制造方法。通过沟渠结构的导入，于工艺中易于控制导电性半导体材料的掺杂，提升不同导电性半导体层之间接面的准确度，进而优化二极管结构的性能。另一方面，沟渠的设计还可视实际应用需求围设半导体单元，使二极管结构可提升单元密度、缩小骤回崩溃(snapback)的问题，并符合高电压应用需求，达到恢复时间快(开关损耗低)以及软恢复﹙soft recovery﹚特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
为达前述目的，本公开提供一种二极管结构，其包括第一金属层、第一型的导电性半导体层、第二型的导电性半导体层、至少一沟渠部以及第二金属层。第一型的导电性半导体层形成于第一金属层之上。第二型的导电性半导体层形成于第一型的导电性半导体层之上，其中第一型的导电性半导体层与第二型的导电性半导体层具有相反的导电性，且于第一型的导电性半导体层与第二型的导电性半导体层之间形成一PN接面。至少一沟渠部穿设于第二型的导电性半导体层与第一型的导电性半导体层，与第一型的导电性半导体层形成一第一接触面，且与第二型的导电性半导体层形成一第二接触面。第二金属层形成于第二型的导电性半导体层与至少一沟渠部之上。
于一实施例中，至少一沟渠部由一多晶硅材料层所构成，且多晶硅材料层与第一型的导电性半导体层以及第二型的导电性半导体层之间还设置有一氧化层。
于一实施例中，至少一沟渠部由一导电材料层所构成，且导电材料层与第一型的导电性半导体层以及第二型的导电性半导体层之间还设置有一氧化层。
于一实施例中第一型的导电性半导体层为一N型的导电性半导体层，第二型的导电性半导体层为一P+型的导电性半导体层。
于一实施例中，第一接触面的面积大于第二接触面的面积。
于一实施例中，第二型的导电性半导体层还自至少一沟渠部的侧壁向至少一沟渠部的底部延伸。
于一实施例中，第一金属层为一阴极电极，第二金属层为一阳极电极。
于一实施例中，第一金属层与第一型的导电性半导体层之间还包括一第一型掺杂的导电性半导体层。
于一实施例中，至少一沟渠部还围设形成至少一半导体单元结构区。
为达前述目的，本公开另提供一种二体极结构的制造方法，包括步骤：(a)提供一基板，基板包括一第一金属层与一第一型的导电性半导体层，其中第一型的导电性半导体层形成于第一金属层之上；(b)形成至少一沟渠，自第一型的导电性半导体层的一表面穿设于第一型的导电性半导体层之内；(c)通过第一型的导电性半导体层的表面掺杂一第二型的导电性半导体材料至部分的第一型的导电性半导体层，形成一第二型的导电性半导体层，其中第一型的导电性半导体层与第二型的导电性半导体层具有相反的导电性，且于第一型的导电性半导体层与第二型的导电性半导体层之间形成一PN接面；(d)以一导电材料填充至少一沟渠，形成一至少一沟渠部，其中至少一沟渠部与第一型的导电性半导体层形成一第一接触面，且至少一沟渠部与第二型的导电性半导体层形成一第二接触面；以及(e)形成一第二金属层，设置于第二型的导电性半导体层与至少一沟渠部之上。
于一实施例中，步骤(b)包括：(b1)蚀刻第一型的导电性半导体层，形成至少一沟渠；以及(b2)于至少一沟渠的内壁形成一氧化层。
于一实施例中，导电材料为一多晶硅材料或一金属材料。
于一实施例中，第一型的导电性半导体层为一N型的导电性半导体层，第二型的导电性半导体层为一P+型的导电性半导体层。
于一实施例中，第一接触面的面积大于第二接触面的面积。
于一实施例中，第二型的导电性半导体层还自至少一沟渠部的侧壁向至少一沟渠部的底部延伸。
于一实施例中，步骤(c)是利用一扩散法或一离子植入法形成第二型的导电性半导体层。
于一实施例中，第一金属层为一阴极电极，第二金属层为一阳极电极。
于一实施例中，第一金属层与第一型的导电性半导体层之间还包括一第一型掺杂的导电性半导体层。
于一实施例中，至少一沟渠部还围设形成至少一半导体单元结构区。
附图说明
图1是公开本公开第一优选实施例的二极管结构的截面图。
图2A至图2F是公开本公开第一优选实施例的二极管结构于各工艺流程阶段的结构截面图。
图3是公开本公开第一优选实施例的二极管结构的制造方法流程图。
图4是公开本公开第二优选实施例的二极管结构的截面图。
图5是公开本公开二极管结构的沟渠设计的示范例。
附图标记说明：
1、1a：二极管结构
1c：半导体单元
10：第一金属层
10a：基板
11：第一型的导电性半导体层
11a：第一型掺杂的导电性半导体层
12：第二型的导电性半导体层
13：沟渠部
13’：沟渠
13a：多晶硅材料层
13b：氧化层
13c：导电材料层
14：第二金属层
J：PN接面
M1：第一接触面
M2：第二接触面
S11：表面
S01～S06：步骤
具体实施方式
体现本公开特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本公开能够在不同的实施方式上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是当作说明之用，而非用于限制本公开。
图1是公开本公开第一优选实施例的二极管结构的截面图。于本实施例，二极管结构1可例如是超快恢复二极管(fast-recovery epitaxial diode，FRED)，其包括第一金属层10、第一型的导电性半导体层11、第二型的导电性半导体层12、至少一沟渠部13以及第二金属层14。第一型的导电性半导体层11，例如是N型的导电性半导体层，形成于第一金属层10之上。第二型的导电性半导体层12，例如是P+型的导电性半导体层，形成于第一型的导电性半导体层11之上，其中第一型的导电性半导体层11与第二型的导电性半导体层12具有相反的导电性，且于第一型的导电性半导体层11与第二型的导电性半导体层12之间形成一PN接面J。于本实施例中，第一金属层10与第一型的导电性半导体层11之间还包括一第一型掺杂的导电性半导体层11a，例如是N+型的导电性半导体层。至少一沟渠部13穿设于第二型的导电性半导体层12与第一型的导电性半导体层11，与第一型的导电性半导体层11形成一第一接触面M1，且与第二型的导电性半导体层12形成一第二接触面M2。第二金属层14形成于第二型的导电性半导体层12与至少一沟渠部13之上。于本实施例中，至少一沟渠部13可例如是由一多晶硅材料层13a所构成，且多晶硅材料层13a与第一型的导电性半导体层11以及第二型的导电性半导体层12之间还设置有一氧化层13b。于本实施例中，第一金属层10可例如是一阴极电极，第二金属层14可例如是一阳极电极。因此，二极管结构1即可构成一沟渠混合式PIN萧特基二极管结构(Trench Merged PIN Schottky diode)，而通过沟渠部13结构的导入，还提升二极管结构1的反向偏压的崩溃电压(breakdown)的高压范围。例如其崩溃电压(breakdown)的高压范围由1200V至1800V。同时缩小骤回崩溃(snapback)的问题，使二极管结构1符合高压应用需求，并达到恢复时间快(开关损耗低)以及软恢复(softrecovery)特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
依据前述的二极管结构1，本公开另提供一种二体极结构的制造方法。图2A至图2F是公开本公开第一优选实施例的二极管结构于各工艺流程阶段的结构截面图。图3是公开本公开第一优选实施例的二极管结构的制造方法流程图。请参考图1、图2A至图2F以及图3。首先，于步骤S01中，提供一基板10a，基板10a包括一第一金属层10与一第一型的导电性半导体层11，其中第一型的导电性半导体11层形成于第一金属层10之上，如图2A所示。于本实施例中，第一型的导电性半导体层11，例如是N型的导电性半导体层，且于第一金属层10与第一型的导电性半导体层11之间还包括一第一型掺杂的导电性半导体层11a，例如是N+型的导电性半导体层。当然，本公开并不受限于此。接着，于步骤S02中，蚀刻第一型的导电性半导体层11，以形成至少一沟渠13’，沟渠13’自第一型的导电性半导体层11的一表面S11穿设于第一型的导电性半导体层11之内，如图2B所示。尔后，于步骤S03中，还于至少一沟渠13’的内壁形成一氧化层13b，如图2C所示。于步骤S04中，通过第一型的导电性半导体层11的表面S11(参考图2C)掺杂一第二型的导电性半导体材料至部分的第一型的导电性半导体层11，形成一第二型的导电性半导体层12，如图2D所示。于本实施例中，可例如利用一扩散法或一离子植入法形成第二型的导电性半导体层12。另外，第二型的导电性半导体层12可例如是P+型的导电性半导体层，第一型的导电性半导体层11与第二型的导电性半导体层12具有相反的导电性，且于第一型的导电性半导体层11与第二型的导电性半导体层12之间形成一PN接面J。当然，第一型的导电性半导体层11与第二型的导电性半导体层12可视实际需求调制导电性，本公开并不以此为限。尔后，于步骤S05中，以一导电材料层13c填充至少一沟渠13’，形成至少一沟渠部13。其中至少一沟渠部13与第一型的导电性半导体层11形成一第一接触面M1，且至少一沟渠部13与第二型的导电性半导体层12形成一第二接触面M2。最后，于步骤S06中，形成一第二金属层14，设置于第二型的导电性半导体层12与至少一沟渠部13之上。因此，即可构成本公开的二极管结构1。其中导电材料可为一多晶硅材料或一金属材料。于一实施例中，导电材料层13c可以一多晶硅材料层13a所取代，如图1所示。于其他实施例中，第一金属层10、第二金属层14与导电材料层13c的选择可视实际应用需求而调制，本公开不以此为限，且不再赘述。
值得注意的是，通过沟渠部13结构的导入，于工艺中易于控制例如P+型的导电性半导体材料的掺杂，提升第一型的导电性半导体层11与第二型的导电性半导体层12之间PN接面J的准确度，进而优化二极管结构的性能。再者，形成沟渠混合式PIN萧特基二极管结构(Trench Merged PIN Schottky diode)的二极管结构1还提提升其反向偏压的崩溃电压(breakdown)的高压范围。例如其崩溃电压(breakdown)的高压范围由1200V至1800V。同时缩小骤回崩溃(snapback)的问题，使二极管结构1符合高压应用需求，并达到恢复时间快(开关损耗低)以及软恢复(soft recovery)特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
图4是公开本公开第二优选实施例的二极管结构的截面图。于本实施例中，二极管结构1a与图1所示的二极管组构1相似，且相同的元件标号代表相同的元件、结构与功能，于此不再赘述。不同于图1所示的二极管结构1，于本实施例中，第二型的导电性半导体层12还自至少一沟渠部13的侧壁向至少一沟渠部13的底部延伸。因此，至少一沟渠部13与第一型的导电性半导体层11形成的第一接触面M1，其面积小于至少一沟渠部13与第二型的导电性半导体层12形成的第二接触面M2的面积。可控制例如萧特基通道模式，进一步优化二极管结构1a的特性，达到恢复时间快(开关损耗低)以及软恢复(soft recovery)特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
图5是公开本公开二极管结构的沟渠设计的示范例。于本实施例中，沟渠13’还呈二维分布，例如沿平行于X轴方向与平行于Y轴方向设置。其中，沟渠13’所围设的区域还可形成至少一半导体单元1c。换言之，通过沟渠13’的设计，还可使至少一沟渠部13还围设形成至少一半导体单元1c结构区，除了如前所述于掺杂工艺中易于控制掺杂的准确度，还利于提高单元结构的密度，有助于整体结构的微小化。应该强调的，沟渠13’的设计可视实际应用需求而调制。于本实施例中，至少一半导体单元1c的顶面呈一四方形。而于其他实施例中，通过至少一沟渠13’的围设，至少一半导体单元1c的顶面还可形成例如、圆形、六角形、棱形等。当然，本公开并不受限于此，且不再赘述。另外，尚需说明的是，于本实施例中，沟渠13’所定义的半导体单元1c并不受限于PIN二极管单元或萧特基二极管单元。于其他实施例中，利用沟渠13’的排列设计，还可依电性表现设定PIN二极管单元或萧特基二极管单元的占比及排列方式。本公开不以此为限，且不再赘述。
综上所述，本公开提供一种二极管结构及其制造方法。利用沟渠结构架构的沟渠混合式PIN萧特基二极管结构(Trench Merged PIN Schottky diode)，有利于缩小整体结构尺寸，同时优化二极管结构的特性。再者，通过沟渠结构的导入，于工艺中易于控制导电性半导体材料的掺杂，提升不同导电性半导体层之间接面的准确度，进而优化二极管结构的性能。另一方面，沟渠的设计还可视实际应用需求围设半导体单元，使二极管结构可提升单元密度、缩小骤回崩溃(snapback)的问题，并符合高电压应用需求，达到恢复时间快(开关损耗低)以及软恢复(soft recovery)特性(电压尖峰低、EMI低，系统效率高)等电性优化的目的。
本公开得由本领域技术人员任施匠思而为诸般修饰，然皆不脱如附权利要求所欲保护者。
Claims (19)
1.一种二极管结构，包括：
一第一金属层；
一第一型的导电性半导体层，形成于该第一金属层之上；
一第二型的导电性半导体层，形成于该第一型的导电性半导体层之上，其中该第一型的导电性半导体层与该第二型的导电性半导体层具有相反的导电性，且于该第一型的导电性半导体层与该第二型的导电性半导体层之间形成一PN接面；
至少一沟渠部，穿设于该第二型的导电性半导体层与该第一型的导电性半导体层，与该第一型的导电性半导体层形成一第一接触面，且与该第二型的导电性半导体层形成一第二接触面；以及
一第二金属层，形成于该第二型的导电性半导体层与该至少一沟渠部之上。
2.如权利要求1所述的二极管结构，其中该沟渠部由一多晶硅材料层所构成，且该多晶硅材料层与该第一型的导电性半导体层以及该第二型的导电性半导体层之间还设置有一氧化层。
3.如权利要求1所述的二极管结构，其中该沟渠部由一导电材料层所构成，且该导电材料层与该第一型的导电性半导体层以及该第二型的导电性半导体层之间还设置有一氧化层。
4.如权利要求1所述的二极管结构，其中该第一型的导电性半导体层为一N型的导电性半导体层，该第二型的导电性半导体层为一P+型的导电性半导体层。
5.如权利要求1所述的二极管结构，其中该第一接触面的面积小于该第二接触面的面积。
6.如权利要求1所述的二极管结构，其中该第二型的导电性半导体层还自该至少一沟渠部的侧壁向该至少一沟渠部的底部延伸。
7.如权利要求1所述的二极管结构，其中该第一金属层为一阴极电极，该第二金属层为一阳极电极。
8.如权利要求1所述的二极管结构，其中该第一金属层与该第一型的导电性半导体层之间还包括一第一型掺杂的导电性半导体层。
9.如权利要求1所述的二极管结构，其中该至少一沟渠部还围设形成至少一半导体单元结构区。
10.一种二体极结构的制造方法，包括步骤：
(a)提供一基板，该基板包括一第一金属层与一第一型的导电性半导体层，其中该第一型的导电性半导体层形成于该第一金属层之上；
(b)形成至少一沟渠，自该第一型的导电性半导体层的一表面穿设于该第一型的导电性半导体层之内；
(c)通过该第一型的导电性半导体层的该表面掺杂一第二型的导电性半导体材料至部分的该第一型的导电性半导体层，形成一第二型的导电性半导体层，其中该第一型的导电性半导体层与该第二型的导电性半导体层具有相反的导电性，且于该第一型的导电性半导体层与该第二型的导电性半导体层之间形成一PN接面，
(d)以一导电材料填充该至少一沟渠，形成一至少一沟渠部，其中该至少一沟渠部与该第一型的导电性半导体层形成一第一接触面，且该至少一沟渠部与该第二型的导电性半导体层形成一第二接触面；以及
(e)形成一第二金属层，设置于该第二型的导电性半导体层与该至少一沟渠部之上。
11.如权利要求10所述的二极管结构的制造方法，其中该步骤(b)包括：
(b1)蚀刻该第一型的导电性半导体层，形成至少一沟渠；以及
(b2)于该至少一沟渠的内壁形成一氧化层。
12.如权利要求10所述的二极管结构的制造方法，其中该导电材料为一多晶硅材料或一金属材料。
13.如权利要求10所述的二极管结构的制造方法，其中该第一型的导电性半导体层为一N型的导电性半导体层，该第二型的导电性半导体层为一P+型的导电性半导体层。
14.如权利要求10所述的二极管结构的制造方法，其中该第一接触面的面积小于该第二接触面的面积。
15.如权利要求10所述的二极管结构的制造方法，其中该第二型的导电性半导体层还自该至少一沟渠部的侧壁向该至少一沟渠部的底部延伸。
16.如权利要求10所述的二极管结构的制造方法，其中该步骤(c)是利用一扩散法或一离子植入法形成该第二型的导电性半导体层。
17.如权利要求10所述的二极管结构的制造方法，其中该第一金属层为一阴极电极，该第二金属层为一阳极电极。
18.如权利要求10所述的二极管结构的制造方法，其中该第一金属层与该第一型的导电性半导体层之间还包括一第一型掺杂的导电性半导体层。
19.如权利要求10所述的二极管结构的制造方法，其中该至少一沟渠部还围设形成至少一半导体单元结构区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910285071.3A CN111816693A (zh) | 2019-04-10 | 2019-04-10 | 二极管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910285071.3A CN111816693A (zh) | 2019-04-10 | 2019-04-10 | 二极管结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111816693A true CN111816693A (zh) | 2020-10-23 |
Family
ID=72844243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910285071.3A Pending CN111816693A (zh) | 2019-04-10 | 2019-04-10 | 二极管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111816693A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1142688A (zh) * | 1995-07-19 | 1997-02-12 | 三菱电机株式会社 | 半导体器件及其制造方法 |
| JPH09102607A (ja) * | 1995-06-02 | 1997-04-15 | Siliconix Inc | トレンチゲートパワーｍｏｓｆｅｔ |
| WO2002063694A1 (en) * | 2001-02-03 | 2002-08-15 | Koninklijke Philips Electronics N.V. | Bipolar diode with a trench gate |
| US20030057482A1 (en) * | 1997-06-18 | 2003-03-27 | Masana Harada | Semiconductor device and method for manufacturing thereof |
| US6768168B1 (en) * | 1995-03-14 | 2004-07-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with low on voltage and manufacturing method thereof |
| DE102009028248A1 (de) * | 2009-08-05 | 2011-02-10 | Robert Bosch Gmbh | Halbleiteranordnung |
| US20120049270A1 (en) * | 2010-08-30 | 2012-03-01 | Infineon Technologies Austria Ag | Method for Forming a Semiconductor Device, and a Semiconductor with an Integrated Poly-Diode |
| JP2013545295A (ja) * | 2010-10-21 | 2013-12-19 | ヴィシェイ ジェネラル セミコンダクター，エルエルシー | 改良されたショットキー整流器 |
| CN104733526A (zh) * | 2013-12-20 | 2015-06-24 | 节能元件控股有限公司 | 沟渠式金氧半p-n接面二极管结构及其制作方法 |
-
2019
- 2019-04-10 CN CN201910285071.3A patent/CN111816693A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768168B1 (en) * | 1995-03-14 | 2004-07-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with low on voltage and manufacturing method thereof |
| JPH09102607A (ja) * | 1995-06-02 | 1997-04-15 | Siliconix Inc | トレンチゲートパワーｍｏｓｆｅｔ |
| CN1142688A (zh) * | 1995-07-19 | 1997-02-12 | 三菱电机株式会社 | 半导体器件及其制造方法 |
| US20030057482A1 (en) * | 1997-06-18 | 2003-03-27 | Masana Harada | Semiconductor device and method for manufacturing thereof |
| WO2002063694A1 (en) * | 2001-02-03 | 2002-08-15 | Koninklijke Philips Electronics N.V. | Bipolar diode with a trench gate |
| DE102009028248A1 (de) * | 2009-08-05 | 2011-02-10 | Robert Bosch Gmbh | Halbleiteranordnung |
| US20120049270A1 (en) * | 2010-08-30 | 2012-03-01 | Infineon Technologies Austria Ag | Method for Forming a Semiconductor Device, and a Semiconductor with an Integrated Poly-Diode |
| JP2013545295A (ja) * | 2010-10-21 | 2013-12-19 | ヴィシェイ ジェネラル セミコンダクター，エルエルシー | 改良されたショットキー整流器 |
| CN104733526A (zh) * | 2013-12-20 | 2015-06-24 | 节能元件控股有限公司 | 沟渠式金氧半p-n接面二极管结构及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7671439B2 (en) | Junction barrier Schottky (JBS) with floating islands | |
| EP3723137A1 (en) | Diode structure and manufacturing method thereof | |
| CN111164762B (zh) | 肖特基二极管与mosfet的集成 | |
| CN111081779B (zh) | 一种屏蔽栅沟槽式mosfet及其制造方法 | |
| US9859449B2 (en) | Method of forming trench semiconductor device having multiple trench depths | |
| JP5711646B2 (ja) | ダイオード | |
| KR20110094066A (ko) | 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법 | |
| CN102456690B (zh) | 半导体器件及其制造方法 | |
| US10978580B2 (en) | Insulated gate bipolar transistor and diode | |
| US20150364562A1 (en) | Semiconductor device | |
| US20160260845A1 (en) | Trench semiconductor device having multiple active trench depths and method | |
| JPH1126779A (ja) | パワーダイオード | |
| JP2019068096A (ja) | 半導体装置 | |
| US11264450B2 (en) | Semiconductor device and manufacturing method | |
| CN110197852B (zh) | 一种半沟槽离子注入的混合PiN肖特基二极管 | |
| CN219419037U (zh) | 一种沟槽型碳化硅mosfet器件 | |
| CN110364568B (zh) | Igbt器件及其形成方法 | |
| CN107634094B (zh) | 一种绝缘栅双极性晶体管结构及其制造方法 | |
| CN111816693A (zh) | 二极管结构及其制造方法 | |
| CN116314302A (zh) | 一种沟槽型碳化硅mosfet器件的制造方法 | |
| CN106409827A (zh) | 一种整流器件及其制备方法 | |
| KR102170068B1 (ko) | 바이폴라 논-펀치-스루 전력 반도체 디바이스 | |
| CN110534575B (zh) | 一种vdmos器件 | |
| CN110212021B (zh) | 一种集成金属氧化物半导体的混合PiN肖特基二极管 | |
| CN112635547A (zh) | 一种二极管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |