CN1142688A - 半导体器件及其制造方法 - Google Patents

Abstract

一个由一个p⁺集电区(1)，一个n型缓冲区(3)，一个n^-区(5)和一个n⁺阴极区(7)组成的pin二极管。一个从n⁺阴极区(7)的表面开始穿过n⁺阴极区(7)后到达n^-区(5)的沟槽(9)。沿着沟槽9的内壁形成一层绝缘膜(11)。形成一个栅电极层(13)隔着绝缘与n⁺阴极区(7)的侧壁相对。形成一个阴极(17)与n⁺阴极区(7)电连接。形成一个阳极(19)与p⁺集电区(1)电连接。n⁺阴极区(7)整个形成在互相平行伸展的沟槽(9)之间的表面上。这样，一种其栅控电路被简化、且导通特性很好的功率半导体器件即可得到。

Description

半导体器件及其制造方法

本发明涉及一种具有自关断功能的垂直功率半导体器件及其制造方法。

首先，我们来描述一下传统的半导体。

图96是一个概要地示出了依照第一现有技术例子的半导体器件结构的横截面图。参照图96，该第一现有技术例子是一个SITh(静电感应半导体开关元件)。该SITh包括一pin二极管部分，一个p型栅区307，一个栅电极层309，一个阴电极311和一个阳电极313。

一个pin二极管部分为叠层结构，包括一个p⁺阳极区301，一个n^-区303和一个阴极区(n⁺发射区)305。p型栅区307形成在n^-区303中。栅电极309电连接到p型栅区307，阴电极311电连接到阴极区305，而阳电极313电连接到p⁺阳极区301。通过在栅电极309上加正电压，可以实现SITh的导通。这时，电流通过pin二极管从p⁺阳极区301流到阴极区305的一侧。

图97是一个概要地示出了一种依照第二现有技术例子的半导体器件结构的横截面图，参照图97，该第二现有技术例子示出了一个GTO(栅关断)半导体开关元件。GTO半导体开关元件有一个p⁺阳极区351，一个n^-区353，一个p基区355，一个阴极区357，一个栅电极359，一个阴电极361和一个阳电极363。

p⁺阳极区351，n^-区353，p基区355和阴极区357连续重叠。p型基区355电连接到栅电极359。阴电极361电连接到阴极区357，而阳电极363电连接到p⁺阳极区351。

在这种GTO半导体开关元件中，也可以通过设置栅电压为正实现导通。通过设置栅电压为正，电流通过一个pnpn二极管从p⁺集电区351流到阴极区357一侧。

在第一和第二现有技术例子中，都可以通过给栅电极施加一个负电压实现关断。当给栅电极309或350施加一个负电压时，器件中剩余的少数载流子(空穴)从栅电极309或359中被抽出。于是，主电流被关断。

图98是一个横截面示意图，它示出了一种依照第三现有技术例子的半导体器件的结构。参见图98，第三现有技术例子示出了一种沟槽(trench)IGBT(绝缘栅双极晶体管)。该沟槽IGBT包括一个p⁺集电区101，n⁺缓冲区103，n^-区105，p型基区107，n⁺发射区109，一个p⁺接触区111，一个栅氧化膜115，一个栅电极层117，一个阴电极(发射极)121和一个阳电极(集电极)123，在p⁺集电区101上隔着一个n⁺缓冲区103形成n^-区105，在n^-区105上，隔着p型基区107形成有相邻的n⁺发射区109和p⁺接触区111。在形成有n⁺发射区109的表面上有沟槽413。

沟槽413经过n⁺发射区109和p型基区107到达n^-区105 。沟槽的深度Tp离表面3到5μm。

沿着沟槽413的内壁表面形成有栅氧化膜115。形成栅电极层117以填充沟槽413并使它的上端从沟槽413中突出。栅电极层117隔着一层栅氧化膜115与n⁺发射区109，p型基区107和n^-105相对。

形成一层间隔绝缘层119以覆盖住栅电极层117的上端，在间隔绝缘层中有开口，用以露出n⁺发射区109和p⁺接触区111的表面。形成阴电极(发射极)121，以便n⁺发射区109和p⁺接触区111通过该开口电连接。形成阳电极(集电极)123并电连接到p⁺集电区101。

此后，在其上形成有阴电极121的半导体衬底表面称作阴极表面或第一主表面，而形成有阳电极123的表面将称作阳极表面或第二主表面。

栅电极层117是隔着栅氧化膜115在沟槽413中形成，这一沟槽MOS栅结构是通过下列步骤制造的。

首先，采用通常的各向异性干法刻蚀在半导体衬底上形成一个深约3到5μm的沟槽413。在沟槽413的内壁上完成牺牲(sacrifi-cial)氧化或者清洗。此后，在温度为900℃到1000℃下，例如，蒸汽(H₂O)环境中形成硅热氧化膜(此后称作栅氧化膜)115。用n型掺杂(例如磷)的多晶硅膜或者p型掺杂(例如硼)的多晶硅膜填充沟槽413。形成的掺杂多晶硅膜的图案应该使沟槽413填满并且掺杂多晶硅膜至少要从沟槽413的一部分延伸到阴极边的表面。成型后的掺杂多晶硅膜电连接到由金属(例如铝)形成的栅表面互连线，互连线完全布在半导体器件上而且与阴电极121绝缘。

下面将描述第三现有技术例子中的控制导通和关断的方法。

导通是当阴电极121和阳电极123之间处于正向偏置。即在阳电极123上加一个正(+)电压且在阴电极121上加一个负(-)电压时，给栅电极117加一个正(+)电压来实现的。

下面将描述器件从关断转换到导通的打开过程。

当在栅电极层117上加一个正(+)电压，在p基区107靠近栅氧化膜115处将形成一个反转为n型且具有很高电子密度的n沟道(反型n区)。电子，它是电流载流子(此后叫作载流子)的一种，从n⁺发射区109穿过n沟道注入到n^-区105，并流到加有正(+)电压的p⁺集电区101。当电子到达p⁺集电区101时，空穴(它是另外一种电流载流子)从p⁺集电区101被注入到n^-区105并流到施加有负(-)电压的发射区109。于是，该载流子流就到达了前述n沟道与n^-区105接触的位置。这一过程被称作存贮过程，这一过程需要的时间叫着存贮时间(t_storage)或关断延迟时间(td_(off))。与后面将要描述的稳态损耗相比，在积累时间内的功率损耗小到可以忽略不计。

此后，根据施加在两个电极间的电位差，来自阳电极123和阴电极121的电流载流子在n^-区105形成足够的积累达到比半导体衬底的浓度(1×10¹²到1×10¹⁵cm^-3)大2到3个数量级的地步。于是，一个叫作电导率调制的低阻态由电子-空穴对产生，这样打开就完成了。这一过程叫作上升过程，这一过程需要的时间叫作上升时间(t_rise)。这段时间内的功率损耗近似等于或大于后面将要描述的稳态损耗，大约为整个损耗的四分之一。

打开完成后的稳定状态叫作导通状态，由电阻引起的导通电压(实际上是两个电极间的电位差)和导通电流的乘积所表示的功率损耗称为导通损耗或稳态损耗。

当栅极层117上加正电压时，沿着沟槽413的侧壁将形成一个高电子密度的n⁺积累层区425a，如图99所示。

关断是通过给栅极层117加负(-)电压来实现，即使当在阳电极123-阴电极121之间加正向偏置时也是这样。

下面将描述器件从导通变到关断的关闭过程。

当栅电极层117加负(-)电压时，在栅电极层117侧表面形成的n道(反型n区)消失，从n⁺发射区109到n^-区105的电子供应因而停止。到此为止的过程叫作存贮过程，这一过程需要的时间叫作存贮时间(ts)或者关断延迟时间(td_(off))。这段时间内的功率损耗与导通损耗或稳态损耗相比是很小的，因此可以忽略。

随着电子密度的降低，已输入到n^-区105的电子密度从n⁺发射区109的附近逐渐地减小。为保持电中性条件，已输入到n^-区105的空穴也减少，因而p基区107和n^-区105被反向偏置。相应地，耗尽层开始在p基区107和n^-区105之间的界面上展宽，且其厚度趋向于与关断状态下加在两极之间的电压相当。到此为止的过程叫作下降过程，这一过程所需时间叫作下降时间(tf)。这一时间内的功率损耗大约等于或大于前面提及的关闭损耗或稳态损耗。大约为整个损耗的四分之一。

接下来，在一个两种载流子都保持在前述耗尽区(p⁺集电区101)之外的电中性区内的空穴穿过耗尽区，并通过p⁺接触区111抽取到发射极电极121，这样，载流子全部被清除，即完成了关闭。这一过程叫作拖尾过程(tail process)，这一过程需要的时间叫作拖尾时间(t_tail)。这一拖尾时间内的功率损耗叫作拖尾损耗，它近似等于或大于导通损耗，下降时间内的损耗和稳态损耗，并大约构成整个损耗的四分之一。

关闭完成后的稳定状态叫作关断态，由这一状态下的漏电流与两个电极间电压的乘积引起的功率损耗叫作关断损耗。然而，它通常比其它的功率损耗小，故可忽略。

上面描述的第一和第二现有技术例子是关于电流控制型器件，为了关断器件要从栅电极309和359抽取少数载流子，因此，在关闭时，必须从栅极抽取相当数量的主电流。当相对较大的电流被抽取时，互连线或类似物的电感将引起大的浪涌电流，并且由电流引起的热辐射必须被考虑。因此，在控制栅电压的电路中提供一个防备浪涌电压和过载电流的保护电路变得十分必要，这就使得栅控制电路复杂化。另外，由于过热而引起控制电路热损坏或遭受热击穿也是可能的，因此，必须提供一种冷却机制，这就使得器件变大。

在日本专利公开号5-243561中披露的一种半导体器件解决了这些问题。在该申请中披露了半导体器件将作为第四现有技术例子被描述。

图100是一个概要地示出了根据第四现有技术例子的半导体器件结构的平面图，而图101和102分别为沿着图100的P-P′线和Q-Q′线截下的横截面图。

参照图100到102，该第四现有技术例子示出了一种静电感应半导体开关元件。在高电阻n型基极层501的一个表面上，隔着一层n型缓冲层502后形成一层p型发射区层503。在n型基极层501的另一个表面上，形成大量彼此相隔一小段距离的沟槽505，在这些沟槽505中，隔着栅氧化膜506填埋形成栅电极507，在沟槽505之间每隔一个区形成n型关闭沟道层508。在关闭沟道层508的表面形成p型漏极层509。在夹在p型漏极层509之间的表面部分，形成n型源极层510。

形成一个与p型漏极层509和n型源极层510电连接的阴电极511。形成一个与p型发射极层503电连接的阳电极512。

在该第四现有技术例子中，当栅电极507加正电压来提高夹在沟槽505之间的n型基极层501的电位时，电子便从n型源极层510引入，使器件打开。同样，当栅电极层507加负电压时，在n型关闭沟道层508的沟槽侧表面上形成一个p型沟道，n基极层501的载流子通过p漏极层509向阴极511放电，由此该器件关闭。

在该第四现有技术例子中，栅电极507为绝缘栅结构。因此，在第四现有技术例子中，栅电极507b不属于电流直接从衬底抽取的电流控制型，而是通过在栅极上加电压(栅电压)来实现控制的电压控制型。

既然第四现有技术例子属于电压控制型，因而在关断时就无需从栅电极层507抽取大电流。因此，就不必因考虑当抽取大电流时的浪涌电流和热耗散而提供保护电路或致冷机制。所以，该第四现有技术例子有利于栅控制电路的简化。

然而，在第四现有技术例子中，如图100所示，夹在互相平行延伸的沟槽507之间的表面区域上，有相邻的p型漏极层509和n型源极层510。既然p型漏极层509有一个对电子的势垒，那么进入阴电极511的电子电流只能流过部分n型源极层510。因此，存在诸如电流密度局部增大之类的抑制因素，这将导致导通特性的退化。

在图98所示的第三现有技术例子中，改善开态电压vf是不可能的，因此该半导体器件的功耗相当地大。对一点还将作更详细的说明。

作为一种改善属IGBT基本特性的导通电压(二极管的开态电压vf)的方法，是提高阴极端的电子注入效率。为提高电子注入效率，必须提高在阴极一边的杂质浓度或提高有效阴极面积。有效阴极面积指的是包括n⁺发射区109和存贮区425a的n⁺区(有效阴极区)与p型基区107和n^-区105接触部分的面积(图中用实线表示)。

在第三现有技术例子中，如前所述沟槽413的深度是3-5μm，因此，当栅极层加正电压时，围绕沟槽413产生的存贮层的扩展受到了限制。相应的，保证大的有效阴极面积是不可能的。这就阻碍了在阴极一侧的电子注入效率的提高，也就是IGBT的导通电压不能降低。

本发明的目的之一在于提供一种功率半导体器件，它可使栅控制电路简化，提供好的导通特性并减小稳态损耗。

本发明的另一个目的是提供一种功率半导体器件，它可使栅控制电路简化，具有低的导通电压vf以及低的稳态损耗。

根据本发明一方面的包含一个其主电流在夹着一个本征型或第一导电型半导体衬底的两个主表面间流动的二极管结构的半导体器件包括一个第一导电型的第一杂质区，一个第二导电型的第二杂质区，一个控制电极层，一个第一电极层和一个第二电极层。第一导电型的第一杂质区在半导体衬底的第一主表面上形成，并且具有比半导体衬底更高的杂质浓度。第二导电型的第二杂质区在半导体衬底的第二主表面上形成，并与第一杂质区一起夹着一个半导体衬底的低杂质浓度区。半导体衬底具有大量在第一主表面上互相平行伸展的沟槽，并且每一个沟槽的形成从第一表面通过第一杂质区到达半导体衬底的低杂质浓度区，第一杂质区完全在夹在互相平行伸展的沟槽间的半导体衬底的第一主表面上形成。在沟槽中的控制电极层隔着一层绝缘薄膜与第一杂质区和半导体衬底的低杂质浓度区相对。第一电极层是在半导体衬底的第一主表面上形成并与第一杂质区电连接。第二电极层是在半导体衬底的第二主表面上形成并与第二杂质区电连接。

根据本发明一个方面的半导体器件，控制电极隔着一层绝缘膜与第一杂质区和半导体衬底的低掺杂浓度区相对。换句话说，该栅控类型是电压控制型。因此，在关闭时无需从控制极抽取一个大电流。因此，也不必因考虑当大电流流动时的浪涌电压和散热问题而在栅控电路中提供一个保护电路或者一种冷却机制。因此，与第一和第二现有技术实施例子相比，栅控电路可以简化。

另外，该器件是双极型器件。在双极型器件中，空穴和电子对工作都有贡献。因此，即使当增大衬底厚度来满足更高击穿电压的需要从而开态时的电流通道变得更长时，由于空穴和电子产生的电导率调制，电阻也可以保持很低。这样，功率损耗可以降低，热辐射量也可减小。

进一步，控制电极与第一杂质区和半导体衬底的低杂质浓度区相对。这样，通过给控制电极层加电压，靠近填充有该控制电极层的沟槽的半导体衬底的低杂质浓度区可能变成一个具有近似等于第一杂质区杂质浓度的高电子密度的沟道。因此，沟槽附近的沟道区可看作一个第一杂质区，因而可实现一种好象是第一杂质区被扩大的状态。当第一杂质区扩大后，半导体衬底的低杂质浓度区和被放大的第一杂质区之间的接触面积，即有效阴极面积增大了。这样，就提高了阴极一侧的电子注入效率，从而也就降低了二极管的导通电压vf。

另外，只有第一杂质区是在夹在沟槽之间的半导体衬底的主表面上形成。因此，与在第一主表面上有不同导电类型的杂质区的实施例相比，从阴极来的电子电流均匀地流过沟槽之间的半导体衬底的第一主表面。相应地，诸如电流密度部分增大等抑制因素就可以被消除，从而获得好的导通特性。

在上述内容中，许多沟槽最好包括互相平行伸展的第一、第二和第三沟槽。第一杂质区整个在第一和第二沟槽之间的半导体衬底的第一主表面上形成。第二导电型的第三杂质区是在第二和第三沟槽之间的半导体衬底的第一主表面上形成。因此，第三杂质区形成得比沟槽要浅，并与第一电极层电连接。

在半导体衬底的第一主表面上，第三杂质区隔着一个沟槽与第一杂质区相邻。第三杂质区的导电类型与第一杂质区的不同。因此，在器件关断时，从第三杂质区抽取出来的是空穴。这样，就可提高器件的关闭速度并降低关闭损耗。

第三杂质区隔着一个沟槽与在半导体衬底第一主表面上的第一杂质区相邻。因此，通过调整第三和第一杂质的存在比例(ratio ofexistence)可以选择期望的关闭速度和开态电压vf。

根据本发明的另一个方面，半导体器件包括一个主电流在夹着一个本征或第一导电型的半导体衬底的两个主表面之间流动的pnpn结构，该器件包括第一导电型的第一杂质区，一个第二导电型的第二杂质区，一个第二导电型的第三杂质区，一个控制电极层，一个第一电极层和一个第二电极层。第一导电型的第一杂质区在半导体衬底的第一主表面上形成。第二导电型的第二杂质区在半导体衬底的第二主表面上形成。第二导电型的第三杂质区形成在第一杂质区下面，以便用第三杂质区和第二杂质区夹住一个半导体衬底区。在半导体衬底的第一主表面上有许多互相平行伸展的沟槽，每一个沟槽都是从第一主表面开始通过第一和第三杂质区到达半导体底衬底区。第一杂质区整个在夹于互相平行伸展的沟槽之间的半导体衬底的第一主表面上形成。控制电极在沟槽中形成，隔着一层绝缘膜与第一和第三杂质区以及半导体衬底相对，第一电极层在半导体衬底的第一主表面上形成，并与第一杂质区电连接。第二电极层在半导体衬底的第二主表面上形成并与第二杂质区电连接。

在根据前述本发明的另一个方面的半导体器件中，控制电极层隔着一层绝缘膜与第一和第三杂质区以及半导体衬底区相对。换句话说，该栅控类型是电压控制型的。因此，在关闭时不必从控制电极层抽取大电流。相应地，也没必要因考虑大电流流动时产生的浪涌电压或温升而在栅控电路中提供一个保护电路或一种冷却机制，因此，与第一和第二现有技术例子相比，栅控电路可以简化。

进一步，该器件是双极型器件。在双极型器件中，空穴和电子都对器件的工作起作用。因此，即使当增大衬底的厚度来满足较高击穿电压的要求，从而开态下的电流路径变长时，仍然存在由空穴和电子产生的电导率调制，因此，可以保持低的导通电阻。因此可以抑制稳态损耗的增加并减少辐射量。

进一步，只有第一杂质区是在沟槽之间半导体衬底的主表面上形成。因此，与在第一主表面上存在不同导电型杂质区的实施例相比，从阴极端进入的电子电流均匀地流过在沟槽间的半导体衬底的第一主表面。因此，就可以消除诸如电流密度的局部增加等抑制因素并获得良好的导通特性。

在上面所描述的方面中，许多沟槽最好是包括互相平行伸展的第一、第二和第三沟槽。第一杂质区是整个地在第一和第二沟槽之间的半导体衬底的第一主表面上形成。第二导电型的第四杂质区是在在第二和第三沟槽之间的半导体衬底的第一主表面上形成。该第四杂质区做得比沟槽要浅并且与第一电极层电连接。

第四杂质区做在半导体衬底的第一主表面上并隔着沟槽与第一杂质区相邻。另外，第四杂质区的导电类型与第一杂质区的不同，因此，关闭器件时从第四杂质区抽取出来的是空穴。结果，可提高器件的关闭速度并减少关闭损耗。

位于半导体衬底第一主表面上的第四杂质区隔着沟槽与第一杂质区相邻。所以，通过调整第四和第一杂质区的存在比例可以选择期望关闭速度和导通电压。

根据本发明的又一另外方面，半导体器件包括一个其主电流在夹着一个本征或第一导电型半导体衬底的两个主表面间流动的二极管结构，该器件包括一个第一导电型的第一杂质区，一个第二导电型的第二杂质区，一个第二导电型的第三杂质区，一个第一导电型的第四杂质区，一个控制电极层，一个第一电极层和一个第二电极层。第一导电型的第一杂质区在半导体衬底的第一主表面上形成，并具有比半导体衬底高的杂质浓度。第二导电型的第二杂质区在半导体衬底的第二主表面上形成。半导体衬底具有互相平行伸展并夹着第一杂质区的沟槽。第二导电型的第三杂质区是沟槽的侧壁并且在第一主表面上形成。第一导电型的第四杂质区紧接在第三杂质区的下面并与沟槽的侧壁及半导体衬底区接触，它具有比第一杂质区低的浓度。

控制电极层在沟槽中形成，隔着一层绝缘膜与第三和第四杂质区以及半导体衬底区相对。第一电极层在半导体衬底的第一主表面上形成并与第一和第三杂质区电连接。第二电极层在半导体衬底的第二主表面上形成并与第二杂质区电连接。

根据上述本发明的又一另外方面的半导体器件，控制电极层隔着一层绝缘膜与第三和第四杂质区以及半导体衬底区相对。换句话说，该栅控类型是电压控制型的。因此，在关闭时就不必从控制电极层抽取大电流，也无需因考虑大电流流动时产生的浪涌电压和热辐射而在栅控电路中提供保护电路或冷却机制。所以，与第一和第二现有技术例子相比，该栅控电路可以简化。

另外，该器件是双极型器件，在双极型器件中，空穴和电子都对器件的工作起作用。因此即使因增加衬底的厚度以满足更高击穿电压的需要，而使导通时的电流路径变长时，仍然存在空穴和电子产生的电导率调制，从而仍能保持低的电阻。相应地，热辐射量也小并使稳态损耗的增加得到抑制。

另外，该控制电极层与第三和第四杂质区以及半导体衬底区相对。因此，通过给控制电极层施加正电压，在填充有控制电极层的沟槽附近的区域可能会具有很高的电子密度，以至近似与第一杂质区等同。因此，在沟槽附近的整个区域可看作第一杂质区，从而实现一种有如第一杂质区被扩大的状态。第一杂质区被扩大后，扩大的第一杂质区和半导衬底区之间的接触面积，即有效阴极面积就增大了。这样，就提高了阴极一侧的电子注入效率，并减少了二极管的导通电压vf。

通过给控制电极层加电压，可使沟槽附近具有相反导电型的区域具有与第一杂质区近似相同的高电子密度，从而，可把具有相反导电型的区域和第三杂质区和第四杂质区看成是第一杂质区。既然第三杂质区也视为除第四杂质区之外的第一杂质区，有效阴极面积可进一步增大。这样阴极一侧的电子注入效率进一步提高，二极管的导通电压vf也可进一步降低。

在上述的方面中，最好再提供一个形成在半导体衬底第一主表面上的隔离杂质区。在互相平行伸展的许多沟槽中最外面一个的一侧放置另一沟槽，而在另外一侧形成一个与最外侧沟槽接触且比该沟槽深的隔离杂质区。

由于提供了隔离杂质区来包围在其中形成有二极管结构或半导体开关元件结构的区域，所以可提高与其他元件的电隔离效果，器件的击穿电压也得以提高和稳定。

在上述的方面中，沟槽的深度离第一主表面最好是至少5μm，最多15μm。

由于沟槽的深度至少是5μm，在导通时沿沟槽的侧壁可以产生一个很宽的具有高电子密度的存贮区。因此，与第三现有技术例子相比，可以保证有更宽的有效阴极面积，从而可进一步提高阴级一侧的电子注入效率并降低导通电压vf。另外，由于很难形成宽度精细(最多0.6μm)、深度在15μm以上沟槽，所以沟槽的深度最多是15μm。

在根据本发明的又一另外方面的半导体器件中，主电流在本征或者第一导电型半导体衬底的两个主表面间流动，该器件包括一个第二导电型的第一杂质区，一个第二导电型的第二杂质区，一个第一导电型的第三杂质区，一个控制电极层，以及第一和第二电极层。

第一杂质区形成在半导体衬底第一主表面一侧。第二杂质区形成在半导体衬底的第二主表面上，且与第一杂质区一起夹着一个半导体衬底的低浓度区。半导体衬底上有一个从第一主表面出发通过第一杂质区到达半导体衬底区的沟槽。第三杂质区在第一杂质区上形成且与半导体衬底第一主表面上的沟槽侧壁相接触。形成在沟槽中的控制电极层隔着一层绝缘膜与第一和第三杂质区以及半导体衬底区相对，并依照施加的控制电压来控制在第一和第二主表面间流动的电流。第一电极层在半导体衬底的第一主表面上形成且与第一和第三杂质区电连接。第二电极层在半导体衬底的第二主表面上形成且与第二杂质区电连接。当半导体衬底的第一和第二主表面处于导通状态时，在沟槽的周围形成一个与第三杂质区接触的第一导电型积累区。在导通状态下，包括第二杂质区和连带第一杂质区的积累区在内的有效阴极区与半导体衬底之间的接触面积n相对于第一杂质区的第一主表面一侧的面积p的比值Rn＝(n/n+p)至少是0.4，最多是1.0。

既然比值R_n至少是0.4且最多是1.0，比第三现有技术例子中的要高，所以与现有技术例子相比，阴极端的电子注入效率得到提高，导通电压vf也因此而降低。

在上述的方面中，沟槽的深度离第一主表面最好是至少5μm且最多15μm。由于沟槽的深度至少是5μm，所以在导通时沿着沟槽的侧壁可以形成一个更宽的具有高电子密度的存储区，因此，可以保证比第三现有技术例子具有更宽的有效阴极面积，从而可以进一步提高阴极端的电子注入效率，并降低导通电压vf。在本器件中，很难形成一个具精细宽度(最多0.6μm)的、比15μm更深的沟槽，因此沟槽的深度最多是15μm。

在上述的方面中，所指沟槽最好是包括第一、第二和第三沟槽的许多沟槽。在第一和第二沟槽之间的半导体衬底上形成第一和第三杂质区。在第二和第三沟槽之间的半导体衬底第一主表面上仅安置有半导体衬底区。在第二和第三沟槽之间的半导体衬底上隔着第二绝缘层形成一层导电层。导电层与填充在第二和第三沟槽中的每一个控制电极层电连接。

由于导电层与控制电极层电连接，比如在导通时给控制电极层加正电压，则该正电压也施加到导电层上。导电层隔着第二绝缘层与第二和第三沟槽之间的半导体衬底相对。因此，当导电层加正电压时，第二和第三沟槽之间的表面区域可具有第三杂质区近乎相等的高电子密度。因此，第三杂质区因夹在第二和第三沟槽之间的衬底表面区域而扩大，有效阴极面积也相应增大，进一步提高阴极一侧的电子注入效率，并进一步降低二级管的导通电压vf。

在上述的方面中最好有多个沟槽，包括第一，第二和第三沟槽。在第一和第二沟槽之间的半导体衬底上形成第一和第三杂质区，在第二和第三沟槽之间的半导体衬底的第一主表面上形成具有比第二杂质区更低浓度的第二导电型第四杂质区。在第二和第三沟槽之间的半导体衬底上，隔着第二绝缘层形成一层导电层，导电层与填充在第二和第三沟槽中的控制电极层电连接。

由于导电层与控制电极层电连接，比如在导通时给控制电极层加正电压，则该正电压也加到导电层上，导电层隔着第二绝缘层与第二和第三沟槽之间的第四杂质区相对。由于第四杂质区具有比第二杂质区更低的浓度，那么当给导电层加正电压时，在第二和第三沟槽之间的表面区域上将出现与第三杂质区近乎相等的高电子密度。因此，第三杂质区因夹在第二和第三沟槽之间的衬底表面而放大，这样，就增大了有效阴极面积，进一步提高了阴极端的电子注入效率，并进一步降低了二极管的导通电压vf。

由于第四杂质区具有比第二杂质区为低的浓度，一旦该器件启动，半导体开关元件便随即开始工作。结果，当额定电流导通时就有利于降低导通电压。

当器件关闭时，比如给控制电极层加负电压，这时，由于负电压也加到导电层上，在导电层下面的第四杂质区表面上，将产生一个其空穴密度比第四杂质区高的区域。由于形成了高空穴密度的区域，关闭时的空穴抽取就容易了，从而提高了器件的关闭速度并降低了关闭损耗。

在上述的方面中，更可取的是进一步使具有比第一杂质区更低浓度的第二导电型的第四杂质区与在第一杂质区较低部分的沟槽的侧壁接触，并且与第二杂质区一起夹着半导体衬底区。

由于第四杂质区具有比第一杂质区更低的浓度，当在关断时给控制电极层加负电压时，在第四杂质区内沿沟槽侧壁将产生一个其空穴浓度比第一杂质区更高的区域。由于形成了该高空穴密度区，在器件关闭时，就可以方便地并且平稳地抽取作为载流子的空穴，从而改善器件的开关特性。

在根据本发明又一另外方面的半导体器件中，电流在一个本征或第一导电型的半导体衬底的两个主表面之间流动，该器件包括一个第二导电型的第一杂质区，一个第二导电型的第二杂质区，一个第一导电型的第三杂质区，一个第二导电型的第四杂质区，一个控制电极层，以及第一和第二电极层。第一杂质区在半导体衬底的第一主表面一边形成，第二杂质区在半导体衬底的第二主面表上形成并与第一杂质区一起夹着一个半导体衬底的低浓度区。半导体衬底有一个从第一主表面开始通过第一杂质区后到达半导体衬底区的沟槽。第三杂质区在第一杂质区上形成并与在半导体衬底第一主表面上的沟槽侧壁接触。第四杂质区在第一杂质区上形成并与在半导体衬底第一主表面上的第三杂质区相邻，且比第一杂质区有更高的浓度。

在沟槽中形成的控制电极层隔着一层绝缘膜与第一和第三杂质区以及低浓度的半导体衬底区相对，并且依据所施加的电压控制在第一和第二主表面之间流动的电流。第一电极层形成在半导体衬底的第一主表面上并与第三和第四杂质区电连接。第二电极层形成在半导体衬底的第二主表面上并与第二杂质区电连接。这里下面的关系成立，其中Dt表示沟槽从第一主表面开始的深度，Wt表示所述沟槽的宽度，De表示第三杂质区从第一主表面开始的深度，We表示第三杂质区从一个沟槽到另外一个沟槽的宽度，Pt表示两个相邻沟槽的间距： $\frac{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}}{2(\mathrm{We}+\mathrm{dt}-\mathrm{De})+\mathrm{Pt}}\≥0.4$

比值Rn＝(n/n+p)可以根据不同部分的尺寸，采用上面的表达式来近似，由于不同部分的尺寸的设置使得该比值Rn至少是0.4，则与第三现有技术例子相比，可以提高阴极端的电子注入效率并降低导通电压Vf。

制造根据本发明的半导体器件的方法是用来制造一种主电流在一个本征或第一导电型的半导体衬底的两个主表面间流动的半导体器件，包括下面的步骤：

首先，通过对半导体衬底的第一主表面进行选择性离子注入来形成第二导电型的第一杂质区。然后，在半导体衬底的第二主表面上形成第二导电型的第二杂质区。通过选择性离子注入，在第一杂质区中的第一主表面形成第一导电型的第三杂质区。通过在第一主表面上进行各向异性刻蚀，在半导体衬底上形成包括第一、第二和第三沟槽的许多元沟槽。这样，在第一和第二沟槽之间的第一主表面附近沿着沟槽的侧壁就形成了第一和第三杂质区，并且在第二和第三沟槽之间的第一主表面上仅设置了一个半导体衬底的低浓度区。

在沟槽中形成一个控制电极层，它隔着一层绝缘膜与半导体衬底的低浓度区以及第一和第二沟槽之间的第一和第三杂质区相对。通过选择性离子注入，在第一杂质区内的第一主表面上形成一个具有比第一杂质区更高杂质浓度的第二导电型的第四杂质区，它与第三杂质区相邻。在第一主表面上形成一个与第三和第四杂质区电连接的第一电极层。在第二主表面上形成一个与第三杂质区电连接的第二电极层。

根据一种制造一种根据本发明的半导体器件的方法，在夹于第二和第三沟槽之间的第一主表面上仅设置了半导体衬底的低浓度区。因此，第一杂质区不设置在第二和第三沟槽之间的第一主表面上。因此，通过增加比值Rn来提高器件性能的目的可以达到，并且主击穿电压也得以保持。

通过参照附图进行的对本发明的详细描述，本发明前述的以及其他目的、特点、观点和优点将变得更清楚。

图1是一个平面示意图，它示出了依照本发明实施例1的半导体器件的结构。

图2是一个平面示意图，它示出了一个已形成阴电极的图1的器件。

图3是一个沿图2的A-A′线截下的横截面示意图。

图4到9是依次示出了制造依照本发明实施例1的半导体器件的步骤的横截面示意图。

图10是一个示出了按本发明实施例1的半导体器件电流导通状态的横截面示意图。

图11是一个示出了按本发明实施例2的半导体器件结构的平面示意图。

图12是一个示出了图11的器件形成阴电极后的平面示意图。

图13是一个沿图12的B-B′线截下的横截面示意图。

图14到16是依次示出了制造按本发明实施例2的半导体器件的步骤的横截面示意图。

图17是一个示出了按本发明实施例3的半导体器件结构的平面示意图。

图18是一个示出了图17的器件形成阴电极后的平面示意图。

图19是一个沿图18的C-C′线截下的横截面示意图。

图20和21是依次示出了制造依照本发明实施例3的半导体器件的步骤的横截面示意图。

图22是一幅示出了导通电压Vf和比值Rn之间关系的图。

图23是一个示出了根据本发明实施例4的半导体器件结构的平面示意图。

图24是一个示出了图23的器件形成阴电极后的平面示意图。

图25是一个沿图24的D-D′线截下的横截面示意图。

图26是一个示出了根据本发明实施例5的半导体器件结构的平面示意图。

图27是一个示出了图26的器件形成阴电极后的平面示意图。

图28是一个沿图27的E-E′线截下的横截面示意图。

图29和30是依次示出了制造按本发明实施例5的半导体器件的步骤的横截面示意图。

图31是一个示出了按本发明实施例6的半导体器件结构的平面示意图。

图32是一个示出了图31的器件形成阴电极后的平面示意图。

图33是一个沿图32的F-F′线截下的横截面示意图。

图34是一个示出了按本发明实施例7的半导体结构的平面示意图。

图35是一个示出了图34的器件形成阴电极后的平面示意图。

图36是一个沿图35的G-G′线截下的横截面示意图。

图37和38是依次示出了制造按本发明实施例7的半导体器件的步骤的横截面示意图。

图39是一个示出了按本发明实施例8的半导体器件结构的平面示意图。

图40是一个示出了图39的器件形成阴电极后的平面示意图。

图41是一个沿图40的H-H′线截下的横截面示意图。

图42是一个示出了按本发明实施例9的半导体器件结构的平面示意图。

图43是一个示出了图42的器件形成阴电极后的平面示意图。

图44是一个沿图43的I-I′线截下的横截面示意图。

图45到48是依次示出了制造按本发明实施例9的半导体器件的步骤的横截面示意图。

图49是一个示出了按本发明实施例9的半导体器件的主电流导通状态的横截面示意图。

图50是一个展示按本发明实施例10的半导体器件结构的平面示意图。

图51是一个展示图50的器件形成阴电极后的平面示意图。

图52是一个沿图51的K-K′线截下的横截面示意图。

图53是一个展示制造按本发明实施例10的半导体器件的方法的横截面示意图。

图54是一个展示同心排列的沟槽的平面示意图。

图55是一个展示同心排列的沟槽的平面示意图。

图56是一个展示同心排列的沟槽的平面示意图。

图57是一个展示按本发明实施例11的半导体器件结构的横截面示意图。

图58到62是依次展示制造按本发明实施例11的半导体器件的方法的横截面示意图。

图63是一个展示根据本发明实施例12的半导体器件结构的横截面示意图。

图64到67是依次展示制造按本发明实施例12的半导体器件的方法的横截面示意图。

图68是一个展示按本发明实施例12的半导体器件的导通状态的横截面示意图。

图69是一个展示根据本发明实施例13的半导体器件结构的横截面示意图。

图70展示制造按本发明实施例13的半导体器件的一个步骤。

图71是一个展示根据本发明实施例13的半导体器件导通状态的横截面示意图。

图72是一个展示按本发明实施例14的半导体器件结构的横截面示意图。

图73是一个示出了根据本发明实施例15的半导体器件结构的局部横截面示意图。

图74是一个展示根据本发明实施例16的半导体器件结构的横截面示意图。

图75到84是依次展示制造按本发明实施例17的半导体器件的步骤的横截面示意图。

图85和86展示当p型基区是突出时的制造步骤。

图87和88展示当p型基区较小时的制造步骤。

图89示出了沟槽形成后的各向同性干法刻蚀制造步骤。

图90是一个示出了根据本发明实施例18的半导体器件结构的横截面示意图。

图91是示出了制造根据本发明实施例18的半导体器件的一个步骤。

图92是一个示出了根据本发明实施例19的半导体器件结构的横截面示意图。

图93是一个示出了根据本发明实施例20的半导体器件结构的横截面示意图。

图94是一个示出了根据本发明实施例21的半导体器件结构的横截面示意图。

图95是一个示出了根据本发明实施例22的半导体器件结构的横截面示意图。

图96是一个示出了根据第一现有技术例子的半导体器件结构的横截面示意图。

图97是一个根据第二现有技术例子的半导体器件结构的横截面示意图。

图98是一个根据第三现有技术例子的半导体器件结构的横截面示意图。

图99是一个示出了第三现有技术例子中如何产生n⁺积累层的横截面示意图。

图100是一个根据第四现有技术例子的半导体器件结构的平面示意图。

图101是一个沿图100的P-P′线截下的横截面示意图。

图102是一个沿图100的Q-Q′线截下的横截面示意图。

下面将参照附图对本发明的实施例进行描述。

为方便起见，n⁺高浓度杂质区的阴极区有时称作n⁺发射区，p⁺高浓度杂质区的阳极区有时称作p⁺集电区。

实施例1

参照图1到3，本实施例示出了一个包括一个pin二级管的例子。pin二极管包括一个形成在第二主表面上的第二导电型p⁺阳极(集电极)区1，一个n型缓冲区3，一个低杂质浓度的第一导电型半导体衬底的n^-区5，一个形成在第一主表面上的第一导电型n⁺阴极区(n⁺发射区)7，绝缘膜11和15，一个作为控制电极层的栅电极层13，一个作为第一电极层的阴电极17，以及一个作为第二电极层的阳电极19。

在做好了阴极区7的第一主表面上形成沟槽9，它穿过n⁺阴极区7后到达衬底的n^-区5。

如图1所示，沟槽9具有近似围成一个矩形的平面形状，并且在该矩形内有几个互相平行伸展的部分。

n⁺阴极区完全在夹于平行伸展的沟槽9之间的半导体衬底的第一主表面上形成。

沟槽9的宽度W，举例来说，至少是0.8μm，最多是1.2μm。实际上，其深度D₁是从5.0μm到15.0μm。

沿着沟槽9的内壁表面，形成了一层栅绝缘膜11(例如，硅热氧化膜)。栅电极层13由磷掺杂多晶硅膜组成，它用来填满沟槽9，并且其上端从第一主表面中突出。

栅电极层13隔着绝缘膜11与n⁺阴极区7的侧表面以及n^-区5的侧表面和底表面相对。

栅电极层13可以从沟槽拉到形成在第一主表面上的绝缘膜的一个部分(未示出)。

形成一层绝缘膜15，例如用硅热氧化膜和BPSG(硼磷酰—硅酸盐玻璃)，来覆盖住栅电极层13的上端。

在BPSG绝缘膜15的某一部分上设置一个窗口，金属互连线通过该窗口(未示出)可与栅电极相连。

作为第一电极层的阴电极17与阴极区7电连接。阴极区7在被沟槽9包围的区域上形成。形成阴电极17的平面区域在这里称作二极管形成区。

作为第二电极层的阳电极19与形成在第二主表面上的p⁺集电区1电连接。

至于各部分的杂质浓度，p⁺集电区1的表面浓度是1×10¹⁶cm^-3到5×10²¹cm^-3，n型缓冲区3的峰值浓度是1×10¹³cm^-3到1×10¹⁹cm^-3，n^-区5的峰值浓度是1×10¹²cm^-3到1×10¹⁷cm^-3，对于阴极区7，表面浓度至少为1×10¹⁷cm^-3。p⁺集电区的表面杂质浓度比n型缓冲区3的峰值杂质浓度要高，n型缓冲区3的峰值杂质浓度比n^-区5的峰值杂质浓度高，n⁺阴极区7的表面杂质浓度比n^-区5的峰值浓度高。

n型缓冲区3的杂质浓度仅比p⁺集电区1的杂质浓度低，而比n^-区5的杂质浓度高。

下面将描述制造根据本实施例的半导体器件的方法。

首先，参照图4，p⁺集电区1、n型缓冲区3和n^-区5以所述顺序形成叠层结构。

参见图5，通过如普通半导体工艺中的光刻和各向异性等离子刻蚀选择性形成沟槽9a，它从n^-区5的表面一直延伸到内部。

参见图6，例如通过热氧化，沿着沟槽9的内壁形成一层将作为栅绝缘膜的绝缘膜11，例如氧化硅膜。

在形成栅氧化膜11之前，为了改善Mos特性，可以先进行牺牲氧化和各向同性等离子刻蚀(CDE)。

参见图7，通过通常的光刻和刻蚀技术，形成电极层13将沟槽9填满并使它的上端从沟槽9中突出。栅电极层13由n型杂质材料，例如磷掺杂的多晶硅形成(此后叫作掺杂多晶硅)。

参见图8，由硅热氧化膜和CVD氧化膜例如BPSG形成一层绝缘膜15用来复盖从沟槽9中突出的栅电极层13的上端。

参见图9，接着，对夹在沟槽9之间的n^-区5的表面进行n型杂质元素例如Sb，As，p或类似元素的选择性离子注入。接着对引入的杂质例如通过热处理进行扩散，这样在夹在沟槽之间的n^-区5的表面上，全部形成n⁺阴极区7，阴极区7做得比沟槽区9要浅。

接着，形成与阴极区7电连接的阴电极17，以及形成与p⁺集电区1电连接的阳电极19。这样就完成了如图2和3所示的半导体器件。

下面将描述根据本实施例半导体器件的工作方式。

参见图3，导通是通过给栅电极层13施加一个小的正电压来实现的。在这种情况下，电流从p⁺集电区1流向n⁺阴极区7。这种工作方式与pin二极管的工作方式相同，即电子从n⁺阴极区7被引入到n^-半导体衬底5，空穴从p^-集电区1被引入，从而在n^-衬底5内产生了电导率调制。这样，导通电压就变小了。

关断是通过给栅电极层13施加一个负电压来实现的。当给栅电极层13施加一负电压时，耗尽层将在沟槽9附近扩展，主电流的电流通路被切断，这样器件即可关断。

在根据本实施例的半导体器件中，栅电极层13隔着绝缘膜11与n^-区5和阴极区7的侧壁相对，如图3所示。换句话说，栅电极层13的控制方法是电压控制型。因此，与栅极由pn结形成的SITh不同，在关闭操作中栅电极层13从不抽取部分主电流，作为栅电流。因此不必给栅控电路提供大电流。这样就简化了栅驱动电路，无需因考虑栅电流流动时产生的浪涌电流而提供一个保护电路，也无需因考虑热辐射而提供一个冷却装置。因此，与第一和第二现有技术的例子相比，根据本实施例半导体器件的栅控电路可以被简化，从而可使整个系统的尺寸减小、简化，并使能量损耗降低。

进一步，pin二极管是双极型器件。在双极型器件中，空穴和电子都对器件的工作起作用。因此，即使增加衬底的厚度来满足更高击穿电压的要求，特别是图3中n^-区5的厚度T₀增加，从而pin二极管工作时的电流通道变长，也会存在空穴和电子产生的电导率调制，所以可以保持低的导通电压。因此，可以抑制稳态损耗的增加以及减少热辐射量。

进一步，如图3所示，栅电极层13与n^-区5和阴极区7相对。因此，若在导通时栅电极层13上施加一个正电压，那么在沟槽9的周围将产生一个吸引了大量电子的n⁺积累区21，如图10所示。因此，用作阴极区7的n⁺区就被扩大了。

目前，作为一种改进二极管导通电压vf的方法，增加有效阴极面积是公知的，如以前所述。这里有效阴极面积指的是n^-区和n⁺区的界面面积，以及与阴电极相连接的n⁺区。

在根据本实施例的半导体器件中，既然产生了一个如图10所示的n⁺积累区21，那么n⁺阴极区7就被扩大了。因此，包括n⁺阴极区7加上n⁺积累区21的整个有效阴极区与n^-区5的接触面积就扩大了。这样，就提高了阴极端的电子注入效率，并且降低了二极管的导通电压vf。在这种方式中，即使当第一主表面(阴极端)整个都是n⁺阴极区，通过从整体上增大半导体芯片中的n⁺区，即扩大有效阴极面积来降低导通损耗是可能的，换句话说，可以降低半导体器件的功率损耗。在根据本实施例的半导体器件中，由于n⁺阴极区7是在阴极端的第一主表面上整体地形成，与n区和p区都在第一主表面上的例子相比(图100到102)，从阴极端进入的电子电流均匀地流过夹在沟槽9之间的半导体衬底的第一主表面。因此，可以防止电流密度的局部增加，并获得好的导通特性。

实施例2

参考图11到13，与根据实施例1的半导体器件相比，本实施例的半导体器件不同之处在于具有一个p⁺隔离杂质区23。

p⁺隔离杂质区23在n^-区5的表面上形成，包围二极管成形区的平面区，并与沟槽9接触。另外，p⁺隔离杂质区23做得比沟槽9要深。

除了这一点外，本实施例与实施例1相同。因此，相应的部分采用了相同的字符标注，并且其描述不再重复。

下面将描述制造根据本实施例的半导体器件的方法。

制造根据本实施例的半导体器件的方法首先包括与如图4所示的实施例1相同的步骤。接着，参考图14，在包围二极管成形区的位置上通过淀积或离子注入一种用作p型质的元素如B，选择性地形成一个p⁺区23a，接着进行热处理或类似处理。

参见图15，经过上述热处理，p型杂质被扩散，从而在规定的位置上形成了p⁺隔离杂质区23。

参见图16，接着，在n^-区5的表面上形成具有互相平行伸展部分的沟槽9a，接下来进行的工艺与实施例1中的大致类似。因此其描述不再重复。

该栅控半导体器件的工作方法与实施例1的近似相同。

参见图13，当经栅电极层13施加一个负电压时，p⁺隔离杂质区23通过形成在栅电极层13周围的反型层与阴电极17连接。因此，由p⁺隔离杂质区23和n^-区5组成的pn结被反向偏置。因此，器件的主击穿电压维持能力得到了提高。

根据本实施例的一种半导体器件，p型杂质区23形成得比沟槽9深，以包围住二极管成形区，如图12和13所示。因此，在导通时p⁺隔离区23与二极管电隔离，并且可以保持低的导通电压。而且，由于关断时p⁺隔离区23与阴电极17电连接，所以提高了击穿电压。

实施例3

参考图17到19，本实施例的半导体器件不同于实施例1的半导体器件之处在于具有一个p⁺高浓度区31(此后被称作p⁺接触区)

p⁺接触区31形成在第一主表面的二极管成形区中，隔着沟槽9b和9c与n⁺阴极区相邻。p⁺接触区31形成在夹在互相平行伸展的沟槽9b和9c之间的表面区域上，如图18所示。p⁺接触区31与阴电极17电连接。p⁺接触区31的表面杂质浓度至少是1×10¹⁷cm^-3。p⁺接触区31和n⁺阴极区7交替排列，中间隔着沟槽。沟槽9a和9b……的数量可以任意选择。

除了这一点之外，本实施例与实施例1几乎相同。因此，相应的部分用相同的字符标记，并且其描述不再重复。

下面将描述制造根据本实施例的半导体器件的方法。

制造根据本实施例的半导体器件的一种方法包括与图4到8所示的实施例1的相似的步骤。然后，参考图20，通过通常的光刻工艺，除将要形成p⁺接触区的区域外的部分被光刻胶复盖，随后通过如硼等用作p型杂质的元素的离子注入，淀积，在夹在沟槽9a，9c等之间的n^-区5表面上形成互相平行伸展的p⁺接触区31。该p⁺接触区的深度大约为0.5μm到1.0μm，并且它做得比沟槽9浅。

再参考图21，通过与上面描述相似的光刻工艺和离子注入工艺的组合，在夹在沟槽9a和9b，以及9c和9d之间的n^-区5的表面上整个地形成n⁺阴极区7，它隔着沟槽9b或9c与p⁺接触区31相邻。接下来的步骤与实施例1的近似一样，因此其描述不再重复。

形成p⁺接触区31和n⁺阴极区7的次序可以反过来。用于不同区扩散的元素和热处理可以依据需要的扩散深度进行调整。

本实施例中半导体器件的工作方式也与实施1的相同。因此，其描述不再重复。

在根据本实施例的半导体器件中，p⁺接触区31隔着沟槽9b或9c与n⁺阴极区7相邻，如图19所示。因此，导通电压vf可以降低，关闭时间可以减少。下面将对这几点进行更为详细的描述。

图22表明导通电压vf和比值Rn的关系，它是通过普通沟槽IGBT或沟槽二极管的模拟获得的。这里比值Rn指的是当在图18和图19所示第一主表面(阴极侧)同时有n型杂质区7和p型杂质区31时n型杂质区的存在比例，它根据下面的方程得到。

这里，有效阴极区包括当栅极加正电压时出现的积累区21(图10)。

Rn＝n⁺区(有效阴极区)/(n⁺区(有效阴极区)+p型区)  (1)

从图22可以很清楚地看出，比值Rn越大，即n型杂质区的存在比例越大，导通电压vf越低，因此，当没有p型杂质区(即，当比例Rn＝1)时，导通电压达到最小。

如图19所示，在根据本实施例的半导体器件中，p⁺接触区31紧邻n⁺阴极区7形成，因此，空穴电流I₁从p⁺接触区31被抽取到阴电极17。在关闭时空穴电流I₁是总空穴电流的一部分。因此，流过二极管的电流I可以减小，特别有助于拖尾电流的迅速减小。这样，关闭时间就减少了。

相应地，在根据本实施例的半导体器件中，通过调整在n^-区5表面阴极区7和p⁺接触区31的存在比例，根据上面的表达式(1)可以选择针对不同二极管特性的最佳导通电压vf和关闭的时间。

实施例4

参考图23到25，根据本实施例的半导体器件不同于实施例3之处在于具有一个p⁺隔离杂质区23。

p⁺隔离杂质区23形成在n^-区5的表面以围住二极管成形区的平面区并与沟槽9接触。p⁺隔离杂质区23做得比沟槽9深。

除了这几点以外，本实施例与实施例3相同。因此，相应的部分用相同的字符标记，并且其描述不再重复。

参考图25，当栅极层13加负电压时，p⁺隔离杂质区23通过一个形成在栅电极层13周围的反型层与阴电极17连接。因此，同p⁺隔离杂质区23和n^-区5形成的pn结被反向偏置。因此，提高了器件的主击穿电压维持能力。

根据本实施例的一种半导体器件，p⁺型杂质区23形成得比沟槽9深以围住二极管成形区，如图24和25所示。因此，由于在导通时p⁺隔离区23与二极管是电隔离的，所以可保持低的导通电压。并且，由于关断时p⁺隔离区23与阴电极17电连接，所以可提高击穿电压。

实施例5

参考图26到28，本实施例给出一个四层pnpn半导体开关元件的例子，四层pnpn二极管包括p⁺集电区1，一个n型缓冲区3，一个n^-区5，p型基区41和n⁺阴极区7。这些p⁺集电区1，n型缓冲区3，n^-区5，p型基区41和n⁺阴极区7依次堆叠。从n⁺阴极区7的表面开始，沟槽9穿过n⁺阴极区7和p型基区41后到达n^-区5，且具有互相平行伸展的部分。n⁺阴极区7在夹于互相平行伸展的沟槽之间的表面上完整地形成。

p型基区41具有从1×10¹⁴cm^-3到5×10¹⁷cm^-3的峰值杂质浓度，n⁺阴极区7具有至少为1×10¹⁷cm^-3的表面杂质浓度。n⁺阴极区7的表面杂质浓度高于p型基区41的峰值杂质浓度。

其他结构与实施例1的相同。因此，相应部分用相同的字符标记并且其描述不再重复。

下面将描述制造根据本实施例的半导体器件的方法。

首先，本实施例的制造方法包括与图4到8所示实施例1相同的步骤。接着，参考图29，例如通过离子注入和扩散，在夹于平行沟槽9间的n^-区5的第一主表面部分形成p型基区41。形成的p型基区41应具有1×10¹⁴cm^-3到5×10¹⁷cm^-3的峰值杂质浓度，并且比沟槽9浅而比后面将要描述的阴极区7深。也就是说，它具有例如1.0μm到15.0μm的深度。

参考图30，例如通过离子注入和扩散，在夹于互相平行伸展的沟槽9之间的第一主表面上形成n⁺阴极区7。形成的n⁺阴极区7应具有至少为1×10¹⁸cm^-3的表面杂质浓度，并且比p型基区41浅。接下来的步骤与实施例1的相同。因此其描述不再重复。

下面将描述根据本实施例的半导体器件的工作方式。

导通是通过给图28所示栅电极层13施加正电压来实现的。当栅电极层13加正电压时，p型基区41对着栅电极层13的部分反型成n⁺区，这样就形成了一个沟道而使电子电流流动。然后，相应于电子电流，空穴从p⁺阳极区1引入到n^-半导体衬底5，引起电导率调制，空穴电流最终进入p基区41。当该电流增大时，p型基区41电位升高，且当该电位高于内部电位时，由p型基区41和n⁺阴极区7组成的二极管即接通。这样，电流便从n⁺阴极区7穿过p型基区41后直接流向n^-半导体衬底5。于是该四层pnpn半导体开关元件即接通，实现了本实施例的导通。

关断是通过给如图28所示的栅电极层13加负电压来实现的，当加负电压到栅电极层13时，在导通时形成的n⁺沟道即消除，从n⁺阴极区来的电子供应停止，同时，耗尽层从栅电极层13向n^-区5扩展。这样，电流通路被夹断，从而电流减少。当电流小于由n⁺阴极7、p型基区41、n^-区5和p⁺阳极区1提供的半导体开关元件的维持电流(holding current)时，器件即被关断。

主电流被关断后，同样的击穿电压由上述p型基区41所保持。因此，在本实施例中，不必提供一个栅电压以维持关断。

在本实施例中，栅电极层13隔着绝缘层11与n^-区5、p型基区41和阴极区7相对，如图28所示。换句话说，该栅控方法是电压控制型的。因此，与在实施例1中描述的一样，与电流控制型器件相比，该栅控电路可以被简化。另外，大面积的阴极区7在夹于沟槽之间的第一主表面上形成，因此，与在实施例1中已描述的一样，导通电压vf可降低。

此外，根据本实施例，无需加栅电压来维持器件的截止状态，即该器件具有正常关断型结构。因此，与需要连续提供栅电压的结构相比，本实施例中的栅控电路可以简化。

实施例6

参见图31到33，本实施例的半导体器件不同于实施例5之处在于有p⁺隔离杂质区23。形成的p⁺隔离杂质区围着二极管成形区的平面区并与沟槽9接触。p⁺隔离杂质区23做得比沟槽9深。

除了这几点外，本实施例与实施例5相同。因此，相应的部分用相同的字符标记，并且不再重复描述。

制造p⁺隔离杂质区23的方法与参照图14到16描述的方法近似相同，故不再重复描述。

参见图33，当栅电极层13加负电压时，p⁺隔离杂质区通过围绕栅电极层13的反型层与阴电极17连接。因此，由p⁺隔离杂质区23和n^-区5形成的pn结被反向偏置。因此，器件的主击穿电压维持能力得以提高。

根据本实施例的一种半导体器件，p型杂质区23比沟槽9深，以包围二极管成形区，如图32和33所示。因此，在导通时p⁺隔离区23从二极管电隔离，从而能保持低的导通电压。又因为在关断时p⁺隔离区23电连接到阴电极17，从而可提高击穿电压。

实施例7

参见图34到36，根据本发明的半导体器件不同于实施例5之处在于具有p⁺接触区31。形成的p⁺接触区31隔着沟槽9c和9d与阴极区7相邻，并与阴极17电连接。p⁺接触区31具有至少为1×10¹⁷cm^-3的表面杂质浓度。p⁺接触区31和n⁺阴极区7交替排到，中间隔着沟槽。另外，互相平行伸展的沟槽9a，9b……的数量可以任意选择。

其他结构与实施例5的相同。因此，相应的部分用相同的字符标记，并且其描述不再重复。

下面将描述制造根据本实施例的半导体器件的方法。

制造根据本实施例的半导体器件的方法首先包括与图4到8所示的实施例1的相同步骤，接着，参见图37，例如通过光刻工艺，离子注入和扩散，在夹于互相平行伸展的沟槽9b和9c之间的n^-区5的表面上形成p⁺接触区31。

参见图38，通过与图30和31所示的相同步骤，形成隔着沟槽9b和9c与p⁺接触区31相邻的p型基区41和n⁺阴极区7。接下来的步骤与实施例1的相同，因此，不再重复描述。

在本实施例中，由于形成的p⁺接触区31隔着沟槽9与n⁺阴极区7相邻，因此与参照实施例3描述的一样，关闭时间可以减少。

实施例8

参见图39到41，根据本实施例的半导体器件不同于实施例7之处在于形成有p⁺隔离杂质区23。形成的p⁺隔离杂质区两维地包围二极管成形区，并与构槽9接触。p⁺杂质隔离区形成得比沟槽9深。

其他结构与实施例7的相同。因此，相应的部分用相同的字符标记，且其描述不再重复。

制造根据本实施例半导体器件p⁺隔离杂质区的方法与上述图14到16的方法相同。

参见图41，当栅电极层13加负电压时，p⁺隔离杂质区23通过在栅电极层13周围形成的反型层与阴电极17连接。因此，由p⁺隔离杂质区23和n^-区5形成的pn结被反向偏置。故器件的主击穿电压维持能力得到了提高。

根据本实施例的一种半导体器件，p型杂质区23形成得比沟槽9深，以围住二极管成形区，如图40和41所示。因此，在导通时p⁺隔离区23从二极管电隔离，从而可维持低的导通电压。又因为在关断时p⁺隔离区23与阴电极17电连接，所以可提高击穿电压。

实施例9

参考图42到44，本实施例给出一个包括二极管结构的例子。该二极管具有p⁺集电区1，一个n型缓冲区3，一个n^-区5和n⁺阴极区7的叠层结构。从n⁺阴极区7的表面开始，穿过n⁺阴极区7到达n^-区5后形成沟槽9，紧接在p⁺接触区62的下面形成与沟槽9和p⁺接触区62接触的n^-区61。

p⁺接触区62具有至少为1×10¹⁷cm^-3的表面杂质浓度，n^-区61的杂质浓度比n⁺阴极区7的低，例如，1×10¹²cm^-3到1×10¹⁷cm^-3。

其他结构与实施例1的相同。因此，相应的部分用相同的字符标识，且其描述不再重复。

下面将描述制造根据本实施例的一种半导体器件的方法。

参见图45，首先，按顺序重叠形成p⁺集电区1，n型缓冲区3和n^-区。在n^-区5表面上，形成相应于n^-区61具有低浓度的外延生长层，接着进行选择离子注入、扩散和类似步骤，因此就留下了小岛形n^-区61。

参见图46，例如通过离子注入和扩散，在n^-区61间的区上形成n⁺阴极区7。

阴极区7的扩散深度与n^-区61的扩散深度大致相同。

参见图47，例如通过离子注入和扩散，在n^-区61上方的衬底表面形成p⁺接触区62，p⁺接触区62形成得比n⁺阴极区7浅。

参见图48，从衬底表面开始穿过p⁺接触区62和n^-区61后到达n^-区5形成沟槽9a，接着，进行如实施例1中的几个步骤，这样就完成了如图44所示的半导体器件。

这里，形成的n^-区61最好具有比n^-区5低的杂质浓度。然而，假如n^-区5具有足够低的杂质浓度，n^-区61可以留下n^-区5不变而形成。

下面将描述根据本发明的半导体器件的控制方法。首先，导通是通过给栅电极层13加正电压来实现的。这时，在沟槽9周围形成具有高电子密度的n型积累区，如图49所示。因此，本实施例以与实施例1相同的方式工作。

关断是通过给栅极层13加负电压来实现的。当负电压加到栅电极层13上时，与上面描述的实施例1到8相似，作为电子电流通路的n⁺积累层(沟道)被消除，这样就夹断了电流通道，从而关闭了器件。进而，与沟槽9接触的n^-区5和61变为p⁺反型区。

为了减少关闭时间，快速抽取少数载流子(这里是空穴)是必要的，在本实施例中，作为少数载流子的空穴通过在沟槽9周围产生的p⁺反型区和p⁺接触区62的通道被抽取。与已以参照实施例2描述过的一样，在本实施例中也能减少关闭时间。

参考图49，在导通时，在沟槽9的周围产生具有高电子浓度的n型积累沟道区65，并且n型积累区65可看成是n⁺阴极区7的延伸，即认为是有效阴极区扩大了。这样，阴极面积，即n⁺阴极区7和n^-区5之间的接触面积就增大了，这就提高了电子注入效率，并降低了导通电压vf。

实施例10

参见图50到52，根据本实施例的半导体器件结构不同于实施例9之处在于具有p⁺隔离杂质区23。p⁺隔离扩散区23对二极管成形区形成二维包围，并与沟槽9接触。p⁺隔离杂质区23做得比沟槽9深。

下面将描述制造根据本实施例的一种半导体器件的方法。

制造根据本实施例的一种半导体器件的方法首先包括与图14和15所示实施例2的相同步骤。接着，进行图45所示的步骤，从而获得图53的状态。接着，进行与实施例1相似的步骤，从而完成图52中所示的半导体器件。

参见图52，当栅电极层13加负电压时，p⁺隔离杂质区23通过一个在栅电极层13周围形成的反型层连接到阴电极17。因此，由p⁺隔离杂质区23和n^-区5形成的pn结被反向偏置。因此，器件的主击穿电压维持能力得以提高。

根据本实施例的一种半导体器件，p型杂质区23比沟槽9深，以包围二极管成形区，如图51和52所示。因此，在导通时p⁺隔离区从二极管被电隔离，从而可以维持低的导通电压。又由于在关断时p⁺隔离区与阴电极17电连接，从而击穿电压得以提高。

这里，在各个实施例中形成的沟槽9可以是如图54到56所示的同心排列。

图54所示的平面结构对应于实施例2和6。沿图54 L-L线截下的横截面对应于图13和33的横截面示意图。

图55所示的平面结构对应于实施例4和8。沿图55 M-M′线截下的横截面对应于图25和41的横截面示意图。图25和41所示沟槽9的数量可以任意选择。

图56所示的平面结构对应实施例10。沿图56中N-N′线截下横截面对应图56的横截面示意图。

实施例11

参见图57，根据本实施例的半导体器件是关于一个IGBT的例子。根据本实施例的半导体器件的结构特别是在沟槽的形状上与图98所示的半导体器件的结构不同。更具体地说，本实施例中的沟槽113做得比图98中的沟槽413深。沟槽113的深度T₁₁是5到15μm，宽度是0.8到3.0μm。沟槽113之间的间距P₁₁是，例如，4μm。

至于第一导电型半导体器件，在一个击穿电压约为几百伏的器件中，一个几十欧姆的低杂质浓度的n型外延生长基片用作n^-衬底(n^-区)105。在一个击穿电压约为几千伏的器件中，采用至少100Ωcm的高比电阻和n型低杂质浓度的n^-衬底105。更具体地说，采用通过FZ(浮区)法制造的硅多晶衬底，电阻率大约为350Ωcm，厚度大约为600μm，用中子束辐射并用热处理对其电阻率进行调整。

此外，为了控制电阻率，在高电阻的衬底中用n型杂质掺杂。然而，在双极型器件导通时，作为载流子的电子和空穴在高阻层内有效地积累，从而引起电导率调制。因此，衬底有时被看作是本征半导体。

在本实施例中，p⁺集电区的厚度T₁₀₁是例如3到350μm，n⁺缓冲区的厚度T₁₀₃是例如8到30μm，n^-区105的厚度T₁₀₅是例如40到600μm，p型基区107的厚度T₁₀₇是例如2.0到3.5μm，n⁺发射区109的厚度T₁₀₉是例如0.5到1.5μm。

p型基区107仅需比沟槽113浅，更具体地说，其深度大约为3μm。

至于不同部分的杂质浓度，p⁺集电区是1×10¹⁶cm^-3到5×10²¹cm^-3，n⁺缓冲区103中是1×10¹³cm^-3到1×10¹⁹cm^-3，n^-区105中是1×10¹²cm^-3到1×10¹⁴cm^-3，p型基区107的峰值浓度是1×10¹⁵cm^-3到1×10¹⁷cm^-3，在衬底表面p⁺接触区111的浓度至少是1×10¹⁸cm^-3，在衬底表面n⁺发射区109的浓度至少是1×10¹⁹cm^-3到1×10²⁰cm^-3。

其他结构与图98所示的第三现有技术实施例的大致相同。因此，相应的部分用相同的字符来标识，并且其描述不再重复。

下面将描述制造根据本实施例的半导体器件的方法。

参见图58。首先，连续堆叠形成p⁺集电区101，n⁺缓冲区103和n^-区105。接着，在n^-区105的表面形成p型基区107和n⁺发射区109。

参见图9。通过对衬底的各向异性刻蚀，形成穿过n⁺发射区109和p型基区107后其底部到达n^-区105的沟槽113。通过控制刻蚀，形成的沟槽113的宽度为0.8到3.0μm，深度为5.0到15.0μm。沟槽的深度最好是至少为10.0μm。

参见图60，例如通过热氧化，沿着沟槽113的内壁形成一层二氧化硅栅氧化膜115并覆盖住沟槽113表面。

在形成栅氧化膜115之前和形成沟槽113之后，进行各向同性等离子刻蚀(即化学干法刻蚀)，并接着进行牺牲氧化在沟槽113的内壁表面或类似区域上形成二氧化硅膜，从而提高MOS特性和栅氧化膜特性。

参见图61，形成掺有n型杂质例如磷的掺杂多晶硅层以填充沟槽113。通过各向异性刻蚀多晶硅层，形成填充在沟槽13中的栅电极层117并使它的上端从沟槽113中突出。

参见图62，例如通过p型离子的注入和扩散，在沟槽113之间的区域上形成p⁺接触区111来减小接触电阻。p⁺接触区111必须具有至少1×10²⁰cm^-3的浓度，并且与n⁺发射区109有近似相等的深度。形成由CVD氧化膜例如BPSG组成的隔层绝缘层119以覆盖从沟槽113中突出的栅电极层117的上端。

接着，形成与n⁺发射区109和p⁺接触区111电连接的阴电极121，形成与p⁺集电区101电连接的阳电极123，这样就完成了如图57所示的半导体器件。

在根据本实施例的半导体器件中，用栅电极层117控制导通和关断的方法与图98中的第三现有技术的例子近似相同。因此，不再重复描述。

由图22所示的结果看来，发明者发现比值Rn越大，导通电压vf越小。尤其是当比值Rn不小于0.4时，导通电压vf变低且稳定。而且还发现0.7或更高的比值Rn更可取。当估算现有技术例子(图98)的IGBT结构中的比值Rn时，发现其值Rn小于0.4，这意味着阴极表面的电子供应能力是很弱的。

在根据本实施例的半导体器件中，沟槽113的深度至少为5μm，它比图98所示的第三现有技术例要深，因此与第三现有技术例相比，在图99中所示在接通时产生的n⁺积累区425a的分布更宽。因此，由n⁺积累区425a和n⁺发射区109组成的有效阴极区变得比第三现有技术例子的大，从而确保有更大的有效阴极面积。由于图22所示的有效面积扩大，比值Rn(＝n/(n+p))也增大了。更具体地说，图22所示的比值Rn可以设置成0.4或更高，这样的值在图98所示的第三现有技术例中是不可能得到的。由于比值Rn可以做得比第三现有技术例的高，所以接通电压vf也能比第三现有技术例子降低。

这里，作为定义比值Rn参数的面积p指的p型基区107和n^-区105的接触面积，在图57中用一条粗线来表示。

为了降低接通电压vf，深度T₁₁最好是至少为10μm。

根据本实施例的半导体器件，栅电极层117的控制方法是电压控制型的。因此，在根据本实施例的半导体器件中，与第一和第二现有技术的例子相比，可以简化栅控制电路的结构，可以减小整个系统的尺寸，可以简化整个系统以及降低能量损耗。

实施例12

参见图63，根据本实施例的半导体器件结构与根据实施例11的半导体器件结构的不同之处在于在沟槽和栅电极层之间的区域31结构。

在夹于沟槽113a和113b之间的区域以及在夹于沟槽113c和113d之间的区域中，形成如实施例11中的p型基区107，n⁺发射区109和p⁺接触区111。在夹于沟槽113b和113c之间的区域，没有形成p型基区107和类似区。并且仅设置了n^-区105。

填充沟槽113b的栅电极层117和填充沟槽113c的栅电极层117通过导电区117a整个形成，并且互相电连接。导电区117a隔着绝缘膜129形成在夹在沟槽113b和113c之间的区域上。

其他结构近似与实施例11的相同。因此，相应的部分用相同的字符标识，并且其描述不再重复。

上述结构以后将称为MAE(MOS积累发射极)结构。

本实施例的结构关于图63的两条线R-R′和S-S′线对称。因此，一个单元可以认为是R-R′线和S-S′线之间的一个结构，或者也可以认为是一条R-R′线和另一条R-R′线之间的一个结构。这里，为了比值Rn的计算方便，将前面的结构，即R-R′线和S-S′线之间的结构看作一个单元。

下面将描述制造根据本施例的一种半导体器件的方法。

参见图64，p⁺集电区101，n型缓冲区103和n^-区105连续堆叠形成。接着，在n^-105的表面，选择性形成p型基区107和n⁺发射区109。

参见图65，采用普通半导体工艺中的各向异性干法刻蚀，在将作为第一主表面的衬底表面形成沟槽113a到113d。如实施例11，通过刻蚀控制，每一形成的沟槽的宽度为0.8到3.0μm以及深度为5到15μm。形成的沟槽是这样的，在夹在沟槽113a和113b之间的区域和夹在沟槽113c和113d之间的区域内定位放置着p型基区107和n⁺发射区109，并使在夹于沟槽113b和113c之间的区域内只定位放置着n^-区105。在这种情况下，n⁺发射区109沿着沟槽的侧壁放置。

例如通过热氧化，沿着沟槽113a到113d的内壁表面形成二氧化硅膜的栅氧化膜115，并覆盖其表面。

在形成栅氧化膜115之前以及形成每一沟槽之后，可以进行各向同性等离子刻蚀，并接着进行牺牲氧化以在每一沟槽的内壁表面形成一层二氧化硅膜，从而可以提高MOS特性和栅氧化膜115的特性。

参照图66，形成一层掺有n型杂质例如磷的掺杂多晶硅层以填充每一沟槽。通过各向同性刻蚀掺杂多晶硅层，形成栅电极层117以填充沟槽并使它的上表面从每一沟槽中突出。由导电部分117a整体形成填充在沟槽113b和113c中的栅电极层117，它们之间互相电连接。导电部分117a隔着一层绝缘膜在夹于沟槽113b和113c之间的表面区域上形成。

接着，例如通过p型杂质的选择性注入和扩散，在沟槽113a和113b之间的区域及沟槽113c和113d之间的一部分上形成p⁺接触区111以减小接触电阻。

参见图67，形成一层由CVD氧化膜例如BPSG组成的隔层绝缘层119以覆盖从每一沟槽突出的栅电极层117的上端。

接着，形成电连接到n⁺发射区109和p⁺接触区111的阴电极121，以及形成电连接到p⁺集电区101的阳电极123，这样就完成了图63所示的半导体器件。

在本实施例中用电极层117以控制导通和关断的方法近似与图98所示出的第三现有技术例子的相同。因此其描述不再重复。

然而，当在导通时给电极层117施加一个正电压，将产生一个图68所示的n⁺积累层125b。

在依照本实施例的半导体器件中，导电部分117a与填充沟槽113b和113c的栅电极层117电连接，如图63所示。因此，当在导通时给栅电极层117施加一个正电压，该正电压也被施加到导电部分117a上。导电部分117a隔着绝缘膜129与夹在沟槽113b和113c之间的n^-区105相对。因此，当该正电压加到导电层117a上时，将在夹在沟槽113b和113c之间的表面区域上产生n⁺积累区125b，如图68所示。由于即使在夹在沟槽113b和113c之间的表面区域上可能产生n⁺表面区125b，因此在该单元中的有效阴极面积可以比实施例11中的扩大。因此，阴极端的电子注入效率可以进一步提高，导通电压vf可以进一步降低。而且，比值Rn变得比0.4大并且接近1。

在依照本实施例的半导体器件中，栅电极层117的控制方法是电压控制型。因此，在依照本实施例的半导体器件中，与第一和第二现有技术的例子相比，如前所述，栅控制电路的结构可以被简化，相应地，可以简化整个系统，减小尺寸以及降低能量损耗。

此外，由于沟槽113的深度至少是5μm，正如已经参照实施例11所描述的，导通电压vf可以做得比第三现有技术例子的小。

实施例13

参见图69，根据本实施例的半导体器件不同于实施例12之处在于它有第二p型基区131。第二p型基区131形成在，例如，沟槽113b和113c之间的表面区域上。第二p型基区131也可以在沟槽之间的每隔一个的区域上形成，而且第二p型基区131的杂质浓度比p型基区107的低。

其他结构与实施例12的近似相同。因此，相应的部分用相同的字符标识，并且其描述不再重复。

下面将描述制造一种根据本实施例的半导体器件的方法。

参考图70，p⁺集电区101，n⁺缓冲区103和n^-区105依次形成堆叠结构。在n^-区105的表面，通过离子注入和扩散分别形成p型基区107，第二p型基区131和n⁺发射区109。这里，形成的第二p型基区131的杂质浓度比p型基区107的低。

接着，通过光刻和刻蚀(RIE)，形成穿过p型基区107、n⁺发射区109和第二p型基区131后其底部到达n^-区105的沟槽113a到113d。形成的每一个沟槽的宽度为0.8到3.0μm，深度为5到15μm。

接着，例如通过热氧化，沿着每一沟槽的内壁表面形成二氧化硅膜的栅氧化膜115。在形成栅氧化膜115之前和形成每一沟槽之后，进行各向同性等离子刻蚀，并接着进行牺牲氧化以在每一沟槽的内壁表面上形成二氧化硅膜，从而使MOS特性和栅氧化膜115的特性得以提高。

接着，进行与图66和67所示实施例12的相似的步骤，这样就完成了图69所示的半导体器件。

在本实施例中用栅电极117来控制导通和关断的方法与参照第三现有技术例子所描述的近似相同。因此，其描述不再重复。

然而，当在导通时给栅电极层117加一正电压，将出现一个如图71所示具有高电子密度的n⁺积累区125c。进一步，半导体开关元件的工作在沟槽113b和113c之间的区域发生。

在根据本实施例的半导体器件中，与在实施例12中一样，n⁺积累区125c也可以在沟槽113b和113c之间的表面区域上产生，如图71所示。因此，与在实施例12中一样，阴极端的电子注入效率得以提高，二极管的接通电压vf得以降低。结果，比值Rn到达0.4或更高，接近1。

进一步，由于第二p型基区131具有比p型基区107更低的浓度，从而半导体开关元件的工作发生在夹在沟槽113b和113c之间的区域上。因此，当额定电流导通时，可降低导通电压。

进一步，在关断时，把一个负电压加到栅电极层117上。因此，在沿着第二p型基区131的沟槽113b和113c的侧壁部分在衬底的表面区域上形成p⁺反型区S。因此，如前所述，作为载流子的空穴变得更容易从p⁺反型区抽出，从而使关闭时间缩短并使拖尾电流减小。由于减小了关闭时的拖尾电流，也可减少关闭损耗E_off。

在根据本实施例的半导体器件中，栅电极层117的控制方法是电压控制型。因此，在根据本实施例的半导体器件中，与第一和第二现有技术例子相比，栅控制电路的结构可以简化。而且整个系统可简化，系统尺寸可减小，功率损耗可降低。

在根据本实施例的半导体器件中，如在实施例11中一样，沟槽131的厚度T₁₃至少是5μm。因此，与已经参照实施例描述过的一样，接通电压vf可以比第三现有技术例子的低。

实施例14

根据本实施例的半导体器件的结构不同于实施例11的结构之处在于具有p^-基区133。p^-基区133位于p型基区107下面并沿着沟槽113的侧壁设置。p^-基区133的杂质浓度为1×10¹⁴cm^-3到1×10¹⁶cm^-3。

其他结构与实施例11的近似相同。因此，相应的部分用相同的字符标识，并且其描述不再重复。

在根据本实施例的半导体器件中，当在关断时给栅电极层117加一负电压，将在p^-基区133中沿着沟槽133的区域形成p⁺反型层。因此，在器件关断时，作为载流子的空穴的抽取可以平稳地进行，从而获得改进的开关特性。

当在导通时给栅电极层117加正电压时，在p^-基区133中沿着沟槽113的区域上将形成一个n反型层。因此，可以保持高的比值Rn。

相应地，当保持了高的比值Rn时，开关特性可得以改善。

进一步，在根据本实施例的半导体器件中，栅电极层117的控制方法是电压控制型。因此，在根据本实施例的半导体器件中，与第一和第二现有技术例子相比，正如上面已经描述过的栅控制电路的结构可以被简化，进一步，整个系统可以简化，尺寸可以减小，以及能量损耗可以降低。

进一步，在一种根据本实施例的半导体器件中，沟槽113的深度至少为5μm，与实施例11中的一样。

因此，与在实施例11中的一样，导通电压vf可以做得比第三现有技术例子的小。

实施例15

图73是一个说明图57中所示部份结构的横截面示意图。

参照图73，发明人发现比值Rn可以用IGBT不同部分的尺寸来近似。正如在参照实施例3描述过的比值Rn可以表示为Rn＝n/(n+p)。这里，因子n代表图73中用黑线标出部分的面积。更具体地说，面积n是在接通状态下，n⁺积累区125a，n^-区105和p型基区107的接触面积与n⁺发射区和p型基区107的接触面积之和。同时，如前所述，p代表p型基区107和n^-区105之间的接触面积。

这里，n⁺积累区125a宽度很小。因此，当用Wt来表示沟槽113的宽度、Dt表示沟槽113从阴极面(第一主表面)开始的深度，De表示n⁺发射区从阴极面开始的深度，We表示n⁺发射区109从一沟槽113到另一沟槽113方向上的宽度，Wp表示p型基区107从一沟槽113到另一沟槽113的宽度和Dp表示从阴极表面开始的p型基区107的深度时，n和p可以用下列等式给出：

n＝2(We+Dt-De)+Wt

p＝Wp

将上面的等式来代入比值Rn，比值Rn可用下列等式给出： $\mathrm{Rn}=\frac{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}}{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}+\mathrm{Wp}}$

假如将沟槽113的间距表示为Pt(图74)，它满足

Wt+Wp＝Pt那么，比例Rn转换为 $\mathrm{Rn}=\frac{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}}{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Pt}}$

这里，当计算面积n和p时，正确算法是用获得的数值乘以图73深度方向的总长度(＝沟槽的长度L×沟槽的数目)。然而，在一个带状沟槽互相平行伸展的结构中，深度方向的总长度同样乘以相应的因子。因此，数值可用上面的表达式省略总长度来近似。

进一步，参见图73，为了描述的方便，沟槽113的底表面假设是平的。然而，在实际的器件中，为了提高栅击穿电压，沟槽113的底通常是圆的，如图57所示。因此，在计算比值Rn时，应用一个大于1的系数乘以沟槽的底面积Wt。然而，为了描述简单，它被省略了。

更具体地说，假如要形成一个深沟槽栅，当Pt＝5.5μm，Dt＝15μm，Wt＝1μm，De＝1μm，We＝0.8μm时比例Rn是Rn＝〔1+(0.8+15-1)×2〕/〔5.5+(0.8+15-1)×2〕＝15.8/20.3＝0.78这样就获得了大比值Rn。

实施例16

参见图74，通过上面Rn的等式，可以理解通过提高沟槽113的宽度Wt来提高比值Rn是有效的，即使是浅沟槽113，即沟槽113的深度Dt小时也是如此。

更具体地说，假如Pt＝9μm，Dt＝5μm，Wt＝6μm，De＝1μm和We＝0.8μm，那么

Rn＝〔6+(0.8+5+1)×2〕/〔9+(0.8+5+1)×2〕＝19.6/22.6＝0.87因此，获得了大比值Rn。

实施例17

根据本实施例的半导体器件的结构与图63所示的实施例12的结构近似相似。与上面实施例15的结构相比，该结构相对复杂，需要优化的变量增加以及制造步骤变得复杂。然而，因为可获得更大的比值Rn以及能有效降低导通电压，所以它还是有利的。

在本实施例中用栅电极层来控制导通和关断的方法与上面实施例12中的近似相同。因此，其描述不再重复。

特别是在导通时给栅电极层117施加一个正电压，将产生n⁺积累区125b，如图68所示。

这里，假如线R-R′和S-S′之间的结构被看作是一个单元，则面积n为：

r＝2Dt-De+We+Wn+Wt。

从该方程可看出，在根据本实施例的半导体器件中，n⁺积累区125b也是产生在沟槽113b和113c之间的表面区上，如图68所示。因此，该单元中的有效阴极面积可以比实施例15的更大。因此，阴极端的电子注入效率可以被进一步提高，导通电压vf可以被进一步降低。因此，比Rn可以做到0.4或更高，更接近L。

下面将描述依照本实施例的半导体器件的制造方法。根据本实施例的制造方法将参照一个造出的器件具有4500v量级的击穿电压的例子进行描述。

首先，参见图75。通过FZ方法形成具有大约200到400Ωcm的高电阻率的n^-硅衬底。在将作为n^-硅衬底105的第二主表面的阳极端上形成一个厚度为大约10到30μm并具第一导电型，即n型高杂质浓度的n⁺缓冲区103，以及一个厚度为大约3到10μm并具有第二导电型，即p型高杂质浓度的p⁺集电区(p⁺阳极区)101。

根据制造n⁺缓冲区103的一种方法，在具有高扩散系数的磷离子注入后，在1200到1250℃的高温下进行20到30个小时的深扩散，因此最后完成的n⁺缓冲区103的峰值浓度在大约1×10¹⁶到5×10¹⁷cm^-3的范围内，深度为从大约10μm到30μm。可以使用通过气化(bubble)PH₃气体或POCl₃获得的气体的气相淀积来代替磷离子注入。

在制造n⁺缓冲区103的另一种方法中，具有与通过离子注入获得的近似相同n型杂质浓度的硅晶体层是通过外延生长获得。

制造p⁺集电区101的方法包括与制造n⁺缓冲区103相似的、即在离子注入或气相淀积后进行深扩散的方法，以及通过外延生长形成p型硅晶体层的方法。然而，在这种情况下，硼或镓用作p型杂质。因此，用于气相淀积的源气体可以是通过作为固体源的BN(氮化硼)氧化产生的硼玻璃(B₂O₃或类似物)的纯化气体(sublimatedgas)或B₂H₆气体。这样形成的p⁺集电区101最后完成的深度为3到10μm且其峰值浓度比n⁺缓冲区103的高。

参见图76，在夹于下一步骤中将形成的沟槽(在图中用虚线示出)之间区域中，用抗蚀图形151作为掩模选择性注入硼离子。从而在n^-硅衬底105的第一主表面上形成第二导电型p型基区107a。当以大约3～5μm的小重复间隔(间距)形成条状沟槽时，必须防止p型基区107a侵入到不构成IGBT结构的区域内，因为扩散p型基区107a要进行长时间热处理(例如，在1100℃到1150℃的相对较高的温度下进行30分钟到7个小时)。因此，以比沟槽的重复间隔(Tr-pitch)小的p基区注入宽度Wp(imp)引入硼离子是必要的。

参考图77，抗蚀图形152通过普通的光刻在第一主表面上形成。采用抗蚀图形152作掩模，通过离子注入而引进n型杂质例如磷、砷、锑等，这样就形成了第一导电型的n⁺发射区109a。接着，将抗蚀图形152除去。

参照图78，通过普通光刻，在第一主表面上形成抗蚀图形153。利用抗蚀图形153，通过RIE方法或其他的硅各向异性刻蚀法以预定间距形成条状沟槽113a到113d。接着，为了扩散上述的p型基区107，在1100℃到1150℃的相对高温下进行大约30分钟到7个小时较长时间的热处理。经这种热处理后，扩散形成p型基区107a和n⁺发射区109。接着，清除抗蚀图形153。

上述热处理的条件，如温度和时间的确定应使形成的p型基区107足够深，以满足所制造器件所要求的主击穿电压。更具体地说，在一个击穿电压约为4500V量级的器件中，在n⁺发射区109下面至少2μm厚的p型基区107是必要的。因此，在这种情况下，从衬底表面开始p型基区107的扩散深度是，n⁺发射区109的扩散深度加大约2μm。这就是为什么必须在高温下进行长时间热处理的原因。

为了避免高温下长时间的热处理，存在一种将离子选择注入得更深的方法，即在图76所示的离子注入步骤中使用高能离子注入。在这样的情况下，用于掩模的抗蚀图形151宜有大约300到500Cp的更高粘度，比通常的粘度(n+Cp(厘泊；粘度单位))高。形成的抗蚀图形151的厚度有几微米，因而能屏蔽住有大约3到5MeV的高能离子注入。当用这种能量水平的高能离子进行注入后，硅中的硼离子范围大约为2到4μm。因此，可以获得所希望的p型基区107a的扩散深度而几乎不要进行热处理。

假如用于扩散p型基区107的热处理过量了或者选择注入(扩散)的抗蚀图形孔过大了，p型基区107将突出到本来不构成IGBT结构的区域内，如图85和86所示。在这种情况下，本发明通过扩大比例Rn来提高器件特性的目的不能达到。

另一方面，假如用于扩散p型基区107的热处理不够或用于选择注入(扩散)的抗蚀图形孔太小，则在IGBT结构中n⁺发射区109的一部分将不能被p型基区107覆盖，如图87和88所示。在这种情况下，主击穿电压不能维持。

参考图79，通过牺牲氧化，在沟槽113a和113d的内壁上形成氧化膜115。接着，进行湿法刻蚀从而除去氧化膜115，如图80所示。

参考图81，通过热氧化，在沟槽113a和113d的内壁上以及在第一主表面上形成硅氧化膜115。硅氧化膜115根据器件所要求的栅击穿电压、栅输入电容和栅阈值电压形成。

在第一主表面上形成一层磷掺杂多晶硅的导电膜117c以填满沟槽113a到113d。导电膜117c的厚度近似等于或大于沟槽113a到113d的开口宽度，并采用减压CVD装置(reduced pressure CVD)或类似装置形成。接着，对导电膜117c进行整体刻蚀(通常叫作深腐蚀)到一个相当薄的膜厚以利于后续步骤的处理。

接着，通过普通的光刻或干法刻蚀导电膜117c被选择除去而留下用于控制电极(栅)的表面互联线的连接区域。

参考图82，通过这种选择去除，隔着绝缘膜129形成填满沟槽113a和113d的控制电极层(栅电极层)117。并有一部分117a延伸在未形成IGBT结构的区域上。

参考图83，通过通常的光刻和p型杂质例如硼的离子注入技术的结合，在第一主表面上形成与n⁺发射区109相邻的第二导电型p⁺接触区III。

参考图84，形成CVD二氧化硅膜(例如BPSG)或者氮化硅膜，作为隔层绝缘膜119a，以复盖栅电极层117。在隔层绝缘层119a上形成接触孔或线形接触区。接着，通过溅射在第一主表面上形成金属互联线(例如铝)，这样就完成了如图63所示的半导体器件。

n⁺发射区109可以不通过图77和78所示的工序形成，也可以在图82所示的控制电极层117形成后再形成。当n⁺发射区109是在图82所示的栅电极层117形成后形成时，n⁺发射区109可以在图83所示的p⁺接触区111形成后形成。

另一种方法是，沟槽113a到113d按图78的步骤形成后，可以进行各向同性等离子刻蚀(化学干法刻蚀)，例如，如在日本专利公开号6-012559和7-001347中披露的那样。

更具体地说，在图78的步骤中形成沟槽113a到113d后，接着进行如图9所示的各向同性等离子刻蚀，这样沟槽113a到113d的开口的角被除去，其底部也被圆化。然后，通过湿法腐蚀除去在刻蚀时形成的淀积膜。接着，如图79到80所示，通过牺牲氧化在沟槽113a到113d的内壁上形成氧化膜，再通过湿法腐蚀除去氧化膜115。

结果，在沟槽113a到113d的开口部分内及开口部分的形状得以调整，同时，由各向异性刻蚀引起的污染层或损坏层也被清除。

至少可以进行一次图79所示的牺牲氧化和低损坏的各向同性等离子刻蚀。

根据本实施例的半导体器件与实施例15相比包括复杂的制造步骤。然而，它不需要将沟槽113a到113d做得极深或极宽。因此，用于形成沟槽的刻蚀步骤本身以及用CVD方法以掺杂多晶硅膜来填充沟槽的步骤不需要长的时间。因此，制造装置的负担可以减轻。因此，总成本效益可与实施例15相当。

实施例18

参考图90，本实施例的结构不同于图63所示的实施例12和17的结构之处在于栅电极层117的结构。更具体地说，栅电极层117未延伸到未形成IGBT结构的区域上(下面将称为非IGBT区)。更具体地说，在非IGBT区上，隔着绝缘层(绝缘层129和隔层绝缘膜119)只形成了阴极121。

除了这一点以外，其结构与实施例12和17的相同。因此，相应的部分用相同的字符标识，并且其描述不再重复。

下面将描述制造一种根据本实施例的半导体器件的方法。

根据本实施例的制造方法首先包括与图75到所示的实施例17的相同步骤。接着，参考图91，通过普通的光刻和干法刻蚀，使栅电极层成型，使之不扩展到非IGBT区上而在第一表面上突出。

接着，进行与实施例17中相同的步骤，这就完成了图90所示的半导体器件。

假如栅电极层117改成不在非IGBT区上伸展，制造步骤的简单性与栅电极层伸展到非IGBT区的实施例17相当。

与实施例17相比，在根据本实施例的半导体器件中，电极层不在非IGBT区上伸展。当导通时，不会形成在非IGBT区的第一主表面上扩展的n⁺发射区(积累区)，因此导通时的比值Rn变小。然而，通过使夹着非IGBT区的沟槽间距比夹着IGBT区的沟槽间距做得更小，扩大的n⁺发射区(积累区)在Rn中的比例变小。因此，仍可获得与实施例17近似相同的比值Rn。

进一步，在栅电极层是在第一主表面上扩展的部分，隔层绝缘膜119厚度较薄。这导致栅电极层117和发射极121之间的击穿电压不合格，引起生产成品率的下降。考虑到生产成品率，最好栅电极层在第一主表面的扩展尽可能小。因此，与实施例17的结构相比，根据本实施例的半导体器件在工业应用中是有效的。

实施例19

参照图92，在本实施例中，与图63所示的实施例12和17相比，在两个IGBT成形区之间的区域中安排了多个非IGBT区。

参照图92，本实施例的结构关于线R-R′和S-S′线对称。因此，线R-R′和S-S′之间的一个结构可以看成一个单元，或者是把一条R-R′线和另一条R-R′线之间的结构看成一个单元。这里，取后一个结构，即将一条R-R′线和另一条R-R′线之间的结构被看成是一个单元。因此，在该单元中，夹在两个IGBT成形区之间的非IGBT区的数目是3。换句话说，在两个IGBT成形区之间，有四个沟槽117夹着非IGBT区。

两个IGBT形成区之间非IGBT区的数目越大，比值Rn越接近1。然而，虽然它在某种程度上取决于沟槽间的间距和沟槽的深度，假如两个IGBT形成区之间的非IGBT区的数目超出了2到4的范围，比值Rn开始饱和。而且，在导通时扩展的n⁺发射区(n⁺积累区)只在衬底和栅氧化膜间界面的紧邻区(在大约100的范围内)形成。因此，假如扩展n⁺发射区(积累区)变得太长，积累区的电阻将增加到不能忽略的水平。因此，两个IGBT成形区之间非IGBT区的数目最好不超过4个。换句话说，放置在两个IGBT成形区之间的沟槽115的数目最好不超过5个。

根据本实施例的半导体器件可以按与实施例17近似相同的步骤制造。

实施例20

参照图93，本实施例区别于图92所示的实施例19之处在于栅电极层117的结构。在本实施例中，栅电极层117不能扩展到非IGBT区。

其他结构与实施例19的近似相同。因此，相应的部分用相同的字符标识且其描述不再重复。

本实施例的半导体器件可通过与实施例18近似相同的步骤制造。

在本实施例的半导体器件中，栅电极层117不在非IGBT区上扩展。因此，导通时的比值Rn变小。然而，使夹着非IGBT区的沟槽间距做得比夹着IGBT成形区的沟槽间距小，扩大的n⁺发射区(n⁺积累区)占比值Rn的比例变小，因此，可以获得与实施例19近似相同的比值。

同时，在栅电极层在第一主表面上扩展的部分上，栅电极层上的隔层绝缘膜119变薄。因此，栅电极层在第一主表面上扩展的部分越大，越有可能在栅电极层117和发射区121之间击穿电压不合格，使生产的成品率降低。因此，考虑到成品率，栅电极层117最好不在非IGBT区上扩展，并在第一主面上扩散的部分也尽可能的小。因此，与实施例19比较，本实施例在工业应用中更有效。

实施例21

参照图94。与图92所示的实施例19相比，本实施例的不同之处在于在第一主表面上具有p⁺分流器(diverter)结构141。在p⁺分流器区141和IGBT成形区之间有多个非IGBT区。

本实施例的结构关于图94的线R-R′和V-V′线对称。因此，线R-R′和V-V′之间的结构可被看成是一个单元，或者，将一条R-R′线和另一条R-R′线之间的结构看成是一个单元。这里，取后一个结构，即一条R-R′线和另一条R-R′线之间的结构被看成是一个单元。因此，在夹在p⁺分流器区141和IGBT成形区之间的区中，例如，有三个非IGBT区。换句话说，在p⁺分流器区141和IG-BT成形区之间有四个沟槽117。

与在实施例19中一样，p⁺分流器区111和IGBT成形区之间非IGBT区的数目越多，比值Rn越接近1。然而，虽然它在某种程度上取决于沟槽的间距和沟槽的深度，假如p⁺分流器区141和IGBT区之间的非IGBT区的数目超过了2到4的范围，比值Rn开始饱和。

进一步，在导通时扩展的n⁺发射区(n⁺积累区)仅在紧靠栅氧化膜115和作为n^-区的硅衬底105之间的界面附近(在大约100的范围内)形成。因此，假如扩展的n⁺发射区(n⁺积累区)太长，则积累区的电阻将变得太大而不能忽略。因此，夹在p⁺分流器区141和IGBT区之间的非IGBT区的实际数目最多是4。换句话说，在p⁺分流器区141和IGBT成形区之间沟槽117的数目最多是5。

在根据本实施例的半导体器件中，当在IGBT成形区之间有大量沟槽和大量非成形区时，形成p⁺分流器区141有助于关闭。这个p⁺分流器区141具有在关闭时从IGBT结构部传输部分主电流的功能。

通常，在IGBT关闭时，首先，正如上面描述的，处于栅负偏置状态时n沟道消失，最后，空穴电流作为pnp晶体管集电极电流从p⁺接触区111中被抽取出来。此时，假如n⁺发射区被MAE结构显著扩大，在阴极端包括在IGBT结构中的p⁺接触区111相对于单元的比例变小。因此，关闭时空穴集中在p⁺集电区111中。因此，空穴没有全部地从p⁺集电区111中抽取出来，导致了关闭时间变长。

p⁺分流器区141的形成是为了提高p型区在单元中的占用比例。更具体地说，由于有了p⁺分流器区141，在关闭时空穴电流不但从p⁺集电区111而且从p⁺分流器区141中作为pnp管的集电极电流被抽取出来。因此，可以防止空穴在p⁺集电区111的集中。从而解决了关闭时间过长的问题。

进一步，p⁺分流器区141还具有在关断时减少电流辐射的功能。因此，在相对远离IGBT成形区形成p⁺分流器区141更为有效。

实施例22

参考图95，本实施例的结构不同于图94所示的实施例21的结构之处在于栅电极层不在非IGBT区上延伸。

另外的结构与实施例21的近似相同，因此，相应的部分用相同的字符标识，并且其描述不再重复。

在根据本实施例的半导体器件中，与实施例21相比，栅电极层117不在非IGBT区上延伸。因此，在导通时不存在扩大的n⁺发射区(n⁺积累区)，因而导通时比值Rn变小。然而，使夹着非IGBT区的沟道的间距做得比夹着IGBT成形区的沟道的间距小，扩大的n⁺发射区(n⁺积累区)占有比值Rn的比例变小，因而可以获得与实施例21近似相同的比值Rn。

同时，在栅电极层117延伸于第一主表面的区域上，间隔绝缘膜119变薄。因此，假如栅电极层117扩展到非IGBT区上面，且栅电极层117在第一主表面上扩展的比例较大，那么栅电极层117和发射极121之间就很可能出现击穿电压不合格，导致成品率的下降。为此，考虑到生产成品率，栅电极层117覆盖第一主表面的部分最好是尽可能地小。所以，与实施例21的结构相比，本实施例的结构在工业应用中更有效。

在上面描述的实施例11到22中，例如n⁺发射区109的比例升高，比值Rn也可能增大，这已经参照图22描述过。因此，可以降低导通时的导通电压vf。同时，通过增加p⁺接触区111的比例可以降低关闭时的拖尾电流，也因此而降低了关闭损耗Eoff。

在上面描述的实施例11到22中，形成的n⁺发射区109的宽度与p⁺接触区111的宽度近似相同。然而，根据导通电压vf和关闭损耗Eoff的要求，n⁺发射区109和p⁺接触区111可以有不同的宽度。

进一步，在实施例11到22中，n⁺发射区109和p⁺接触区111呈直线型交错排列。然而，正如参照图54和56所示，它们可以同心排列。当p⁺接触区111被恰当地同心排列时，高度均匀地抽取少数载流子成为可能，从而更快更稳的关断也变得可能。

在上述所有的实施例中，导电类型，即p和n型可以反过来。

在上述所有的实施例中，都形成了n型缓冲区3和103。然而，n型缓冲区3或103也可以省略。这有赖于对器件的造价或所需功能的考虑，进一步，通过改变n型缓冲区3，103的厚度和杂质浓度，可以获得器件所必需的主击穿电压，开关特性或类似特性。

进一步，在上述的实施例中，描述了一个p⁺集电区1，101的整个表面都与阳电极19，123接触的例子。然而，可以连接一n型高浓度区以使半导体衬底5或n^-区105的一部分与阳电极19，123的一部分短路。由于有n型区连接到阳极区19和123，故可改变二极管的电特性。

虽然在实施例1到9中的沟槽9底部的横截面形状是平的，沟槽底部的横截面形状也可以是圆的，如实施例11到14所示。另一方面，实施例11到22中所示的沟槽113或类似的底部的横截面形状也可以如在实施例1到10中所示一样是平的。

在实施例1到10中，将沟槽9的深度做成在5μm到15μm的范围内，如实施例11到14一样还以获得在导通电压vf方面有优势的半导体器件。

在每一实施例中，假如沟槽9或113的深度至少为10μm，导通电压vf可以进一步降低。

在上面描述的所有实施例中，栅电极层13和117在一个未展示出的区域内互相电连接。

在每一实施例中，形成的栅电极层13、117从半导体衬底的第一主表面(阴极面)向上突出。

这就便于刻蚀的控制以形成栅电极层，也确保器件的稳定工作。下面将对这一点进行更详细的描述。

在图100到102所示的器件结构中，栅电极层507填充在沟槽505中。在这种情况下，栅电极层507是通过在半导体衬底的第一主表面上一次形成整个导电层以填充沟槽505，继而在导电层的整个表面上进行深腐蚀而完成。然而，假如刻蚀过量，使栅电极层507不与n型关闭沟道层508的一部分或全部相对，在这种情况下，即使给栅电极层507施加一个电压，在n型关闭沟道层508上也不会产生沟道，则器件不能工作。

同时，在每一实施例中，只有形成的栅电极13，117从半导体衬底的第一主表面向上突出，这就方便了刻蚀的控制。在这种情况下，栅电极层13，117完全填满沟槽。因此，可以防止因沟道形成不充分而导致的工作不稳定。

在本发明第一方面中的半导体器件是电压控制型器件，其控制电极层隔着一层绝缘膜与第一杂质区和半导体衬底的低杂质浓度区相对。因此，与传统的电流控制型器件相比，栅控电路可以简化。

进一步，根据本发明的包括一个二极管结构的器件是双极型器件，因此它有低的稳态损耗。

进一步，当施加一个正电压时，栅电极层将提供n⁺积累层，因此有效阴极面积增加，从而二极管的导通电压降低。

进一步，只有第一杂质区是在沟槽之间的半导体衬底的第一主表面上形成，从而可获得好的导通特性。

在上面描述的方面中，与第一杂质区有不同导电型的第三杂质区最好是在半导体衬底的第一主表面上形成，隔着沟槽与第一杂质区相对。这样可提高关闭速度，降低关闭损耗，提高开关容限和短路容限。

通过调整第一和第三杂质区的存在比例，可以选择想要的关闭速度和想要的导通电压vf。

在根据本发明另一方面的半导体器件中，与参照上面第一方面描述的一样，栅控是电压控制型。因此，栅控制电路可以被简化。

进一步，由于该器件是双极型器件，可以获得低的稳态损耗。

与上述参照第一方面的描述一样，给控制电极层加正偏置，可以在p型区中形成n⁺反型层以及在n^-区中形成n⁺积累层。因此，提高了有效阴极面积并使二极管的导通电压vf降低。

进一步，在半导体衬底的第一主表面上，形成一个与第一杂质区有不同导电型的第四杂质区，隔着沟槽与第一杂质区相邻。因此，可以提高关闭速度并降低关闭损耗。

调整第一杂质区和第四杂质区的存在比例，可以选择想要的关闭速度和想要的导通电压。

在根据又一另外方面的半导体器件中，栅控类型是电压控制型。因此，栅控电路可以简化。

进一步，由于该器件是双极型器件，所以可获得低的稳定损耗。

进一步，如前所述，可以通过栅电位来提高有效阴极面积以降低二极管的导通电压。

进一步，将第三杂质区与第一杂质区一起看作有效阴极区。因此，导通时的阴极面积进一步提高并进一步降低二极管的导通电压。

在止面所述的方面中，最好是形成一个隔离杂质区以包围二极管或半导体开关元件成形区。因此，可以改善二极管或半导体开关元件与其它部分的电绝缘性能，并提高了器件的击穿电压和器件的稳定性。

在上面描述的方面中，由于沟槽从第一主表面向下的深度为从5μm到15μm，可以进一步降低导通电压vf，并可使用目前常用的装置很容易地形成沟槽。

在根据本发明又一另外方面的半导体器件中，比值Rn是0.4到1.0。因此，与现有技术比较，提高了阴极端的电子注入效率，并能降低导通电压vf。

在上面描述的方面中，沟槽的深度最好是从5μm到15μm，导通电压可以进一步降低，沟槽可用现有装置很容易制造。

在上面描述的方面中，最好是使导电层与控制电极层电连接，并且该控制电极层与在第二和第三沟槽之间的半导体衬底的表面区相对。这样，就可以提高有效阴极面积，并因此而进一步降低二极管的导通电压。

在上面描述的方面中，较低浓度的第二离子杂质区最好是在第二和第三沟槽之间的半导体衬底表面形成。这样，当该器件工作时，半导开关元件的工作发生，从而额定电流导通时的导通电压较低。

在上面描述的方面中，在第一杂质区下面形成的第四杂质区最好有比第一杂质区低的浓度。这样，当在关断时给控制电极层施加一个负电压，将沿着沟槽的侧壁形成p⁺反型层，从而有利于空穴的抽取。因此，可以提高开关特性、开关承受容量和短路承受容量。

在根据本发明又一另外方面的半导体器件中，比值Rn可用不同部分的尺寸来近似。而且，由于近似的比值Rn可以做成0.4或更高，从而阴极端的电子注入效率可以比现有技术例提高，且导通电压vf可以降低。

在一种根据本发明的半导体器件的制造方法中，在第二和第三沟槽之间的半导体衬底上，仅设置半导体衬底的低浓度区，而未形成第一杂质区。因此，通过提高比值Rn来改进器件特性的目的可以达到，并可维持主击穿电压。

虽然已对本发明做详细的描述和说明，但应当清楚地理解的是上述内容仅作为说明和举例，而并非限定范围，本发明的思想和范围将仅由附加的权利要求的范围限定。

Claims (25)

1.一种包括一个二极管结构的半导体器件，其中的主电流在夹着一个本征型或第一导电型半导体衬底(5)的第一和第二主表面间流动，包括：

第一导电型的第一杂质区(7)，它在所述半导体衬底的所述第一表面上形成并且具有比所述半导体衬底高的杂质浓度；

第二导电型的第二杂质区(1)在所述半导体衬底的所述第二表面上形成，并与所述第一杂质区一起夹着一个所述半导体衬底的低杂质浓度区；其中

所述半导体衬底有多个在所述第一主表面上互相平行伸展的沟槽(9)，每一所述沟槽的形成都是从所述第一主表面开始穿过所述第一杂质区后到达所述半导体衬底的所述低杂质浓度区(5)，以及

所述的第一杂质区是整个地在所述互相平行伸展的沟槽之间的所述半导体衬底的所述第一主表面上形成；

所述的器件进一步包括；

一个控制电极层(13)，在所述沟槽中形成，并隔着一层绝缘膜(11)与所述第一杂质区以及所述半导体衬底的所述低杂质浓度区相对；

一个第一电极层(17)在所述半导体衬底的所述第一主表面上形成并与所述第一杂质区电连接；

一个第二电极层(19)在所述半导体衬底的所述第二主表面上形成，并与所述第二杂质区电连接。

2.根据权利要求1所述的半导体器件，其中

所述的多个沟槽(9)包括互相平行伸展的第一，第二和第三沟槽；

所述的第一杂质区(7)整个地在所述第一和第二沟槽之间的所述半导体衬底(5)的所述第一主表面上形成；

在所述第二和第三沟槽之间的所述半导体衬底的所述第一主表面上形成有第二导电型的第三杂质区(31)；并且

所述的第三杂质区做得比所述的沟槽浅并且与所述的第一电极层(17)电连接。

3.根据权利要求1所述的半导体器件，进一步还包括：

形成在所述半导体衬底(5)的所述第一主表面上的第二导电型隔离杂质区(23)，其中

在所述多个互相平行伸展的沟槽(9)的最外面一个的一侧放置有所述多个沟槽中的另一个，在另外一侧形成有与最外端沟槽接触并比所述沟槽深的所述隔离杂质区，所述的隔离杂质区不与所述的第一电极层(17)直接连接。

4.根据权利要求1所述的半导体器件，其中

所述沟槽(9)离所述第一主表面的深度为5μm到15μm。

5.一种包括一个pnpn结构的半导体器件，其中的主电流在夹着一个本征或第一导电型的半导体衬底(5)的第一和第二主表面间流动，包括：

第一导电型的第一杂质区(7)，它形成在所述半导体衬底的所述第一主表面上；

第二导电型的第二杂质区(1)，在所述半导体衬底的所述第二主表面上形成；

第二导电型的第三杂质区(41)，在第一杂质区的下面形成并与所述第一杂质区一起夹着所述半导体衬底的一个区(5)；其中

所述的半导体衬底有多个在所述第一主表面上互相平行伸展的沟槽，每一所述沟槽的形成都是从所述第一主表面开始穿过所述第一和第三杂质区后到达所述半导体衬底的所述区；

所述的第一杂质区整个地在所述互相平行伸展的沟槽之间的所述半导体衬底的所述第一主表面上形成；所述的器件进一步包括：

一个控制电极层(13)，在所述沟槽中形成并隔着绝缘膜(11)与所述半导体衬底的所述区以及所述第一和第三杂质区相对；

一个第一电极层(17)，在所述半导体衬底的所述第一主表面上形成并与所述第一杂质区电连接；

一个第二电极层(19)，在所述半导体衬底的所述第二主表面上形成，并与所述第二杂质区电连接。

6.根据权利要求5的半导体器件，其中

所述的多个沟槽(9)包括互相平行伸展的第一，第二和第三沟槽；

所述的第一杂质区(7)整个地在所述第一和第二沟槽之间的所述半导体衬底的所述第一主表面上形成；

在所述第二和第三沟槽之间的所述半导体衬底的所述第一主表面上形成有第二导电型的第四杂质区(31)，以及

所述的第四杂质区做的比所述沟槽浅并与所述第一电极层(17)电连接。

7.根据权利要求5的半导体器件进一步包括：

一个在所述半导体衬底的所述第一主表面上形成的第二导电型隔离杂质区(23)，其中

在所述多个互相平行伸展的沟槽(9)中最外面一个的一侧放置有所述沟槽中的另外一个，在另外一侧形成有与最外端沟槽接触并比所述沟槽深的所述隔离杂质区，所述隔离杂质区不与所述第一电极层(17)直接连接。

8.根据权利要求5的半导体器件，其中

所述沟槽(9)离所述第一主表面的深度是5μm到15μm。

9.一种包括一个二极管结构的半导体器件，其中的主电流在夹着一个本征型或第一导电型半导体衬底的第一和第二主表面间流动，包括：

第一导电型的第一杂质区(7)在所述半导体衬底的所述第一表面上形成，且具有比所述半导体衬底高的杂质浓度；

第二导电型的第二杂质区(1)在所述半导体衬底的所述第二表面上形成；其中

所述半导体衬底有在所述第一主表面上形成且互相平行伸展的沟槽(9)以夹着所述第一杂质区；

所述的器件进一步包括：

第二导电型的第三杂质区(62)，在所述第一主表面中的沟槽的侧壁上形成，并与所述的第一杂质区相邻；

具有比所述第一杂质区较低浓度的第一导电型第四杂质区(61)，它直接在所述第三杂质区的下面形成，以与所述沟槽的侧壁和所述半导体衬底区接触并与所述第一杂质区相邻。

一个控制电极层，它在所述沟槽中形成并隔着绝缘膜(11)与所述半导体衬底的所述区以及所述第三和第四杂质区相对；

一个第一电极层(17)，它在所述半导体衬底的所述第一主表面上形成与所述的第一和第三杂质区电连接；

一个第二电极层(19)，它在所述半导体衬底的所述第二主表面上形成并与所述的第二杂质区电连接。

10.根据权利要求9的半导体器件，进一步包括：

一个在所述半导体衬底(5)的所述第一主表面上形成的第二导电型隔离杂质区(23)，其中

在所述多个互相平行伸展的沟槽(9)中最外面一个的一侧放置有所述多个沟槽中的另一个，在另外一侧形成有与最外端沟槽接触并比所述沟槽深的所述的隔离杂质区，所述隔离杂质区不与所述的第一电极层(17)直接连接。

11.根据权利要求9的半导体器件，其中：

所述沟槽(9)离所述第一主面的深度是5μm到15μm。

12.一种半导体器件，其中的电流在一个本征型或第一导电型半导体衬底(105)的第一和第二主表面之间流动，包括：

第二导电型的第一杂质区(107)，它在所述半导体衬底的所述第一主表面一侧上形成；

第二导电型的第二杂质区(101)，它在所述半导体衬底的所述第二主表面上形成并与所述第一杂质区一起夹着一个所述半导体衬底的低浓度区；其中

所述的半导体衬底有从所述第一主表面开始穿过所述第一杂质区后到达所述半导体衬底的所述低浓度区的沟槽(113)；

所述的器件进一步包括；

第一导电型的第三杂质区(109)，它在所述的第一杂质区上形成并与在所述半导体的所述第一主表面上的所述沟槽的一个侧壁接触；

具有比所述第一杂质区更高浓度的第二导电型第四杂质区(111)，它在所述第一杂质区上形成并与在所述半导体衬底的所述第一主表面中的所述第三杂质区相邻；

一个控制电极层(117)，它在所述沟槽中形成并隔着绝缘膜(115)与所述第一和第三杂质区以及所述半导体衬底的所述低浓度区相对，它用于通过所施加的控制电压来控制在所述第一和第二主表面间流动的电流；

一个第一电极层(121)，它在所述半导体衬底的所述第一主表面上形成并与所述的第三和第四杂质区电连接；

一个第二电极层(123)，它在所述半导体衬底的所述第二主表面上形成并与所述的第二杂质区电连接；其中

当所述半导体衬底的第一和第二主表面导通时，沿着所述沟槽的周围将形成与所述第三杂质区接触第一导电型积累区。在所述导通状态下，包括所述第三杂质区和所述积累区的有效阴极区与所述第一杂质区和所述半导体衬底的所述低浓度区的接触面积n，相对所述第一杂质区与所述半导体衬底的所述低浓度区的接触面积p的比值Rn＝n/(n+p)是0.4到1.0。

13.根据权利要求12所述的半导体器件，其中

所述沟槽(113)离所述第一主表面的深度是5μm到15μm。

14.根据权利要求12所述的半导体器件，其中

所述的沟槽包括含第一，第二和第三沟槽(113a，113b，和113c)在内的多个沟槽；

所述的第一，第三和第四杂质区(107，109，111)在所述第一和第二沟槽之间的所述半导体衬底(105)上形成；

只有所述半导体衬底的所述低浓度区(105)是设置在所述第二和第三沟槽之间的所述半导体衬底的所述第一主表面上；

在所述第二和第三沟槽之间的所述半导体衬底上隔着第二绝缘膜(129)形成有导电层(117a)；

所述导电层与填充所述第二和第三沟槽的所述控制电极层(117)的每一个电连接。

15.根据权利要求12所述的半导体器件，其中

所述的沟槽包括含第一，第二和第三沟槽(113a，113b，和113d)在内的多个沟槽；

所述的第一，第三和第四杂质区(107，109，111)在所述第一和第二沟槽之间的所述半导体衬底上(105)形成；

在所述第二和第三沟槽之间的所述半导体衬底的所述第一主表面上形成有第二导电型的第五杂质区(131)；

在所述第二和第三沟槽之间的所述半导体衬底上隔着第二绝缘膜(129)形成有导电层(117a)；以及

所述导电层与填充所述第二和第三沟槽的所述控制电极层(117)电连接。

16.根据权利要求12所述的半导体器件，进一步包括：具有比所述第一杂质区有较低浓度的第二导电型的第五杂质区(133)，它在所述第一杂质区(107)的下面形成并与所述沟槽的侧壁接触，还与所述第二杂质区(101)一起夹着所述半导体衬底的所述低浓度区(105)。

17.根据权利要求12所述的半导体器件，其中

所述沟槽包括含第一，第二，第三和第四沟槽(113a，113b，113c和113d)在内的多个沟槽；

所述的第一和第二沟槽相邻排列，在所述第一和第二沟槽之间的所述半导体衬底的一个区是作为在那里形成有所述第一，第三和第四杂质区(107，109，111)的第一区；

所述的第三和第四沟槽相邻排列，在所述第三和第四沟槽之间的所述半导体衬底的一个区，是作为在那里在所述第一主表面上设置有所述半导体衬底的所述低浓度区的第二区；

多个所述第二区被设置在两个所述第一区之间；

在所述第一区之间的所述多个所述第二区中，在所述第一主表面上隔着第二绝缘膜(129)形成有导电层(117a)；以及

所述导电层与填充夹着每一所述第二区的所述第三和第四沟槽的所述控制电极层(117)电连接。

18.根据权利要求12所述的半导体器件，其中

所述沟槽包括含第一，第二，第三，第四，第五和第六沟槽(113a，113b，113c，113d和113e)在内的多个沟槽；

所述第一和第二沟槽相邻安排，在所述第一和第二沟槽之间的所述半导体衬底的区是作为在那里形成有第一，第三和第四杂质区(107，109，111)的第一区；

所述的第三和第四沟槽相邻安排，在所述第三和第四沟槽之间的所述半导体衬底的区是作为在那里在所述第一主表面上仅设置所述半导体衬底的所述低浓度区的第二区；

所述的第五和第六沟槽相邻排列，在所述第五和第六沟槽之间的所述半导体衬底的区是作为在那里在所述第一主表面上形成有第二导电型的第五杂质区(141)的第三区；

多个所述的第二区被设置在所述第一和第三区之间；

所述第一电极层(121)与所述第五杂质区电连接；

在所述第一和第三区之间的所述多个所述第二区中，在所述第一主表面上隔着所述第二绝缘膜(129)形成有导电层(117a)；以及

所述导电层与填充夹着每一所述第二区的所述第三和第四沟槽的每一所述控制电极层(117)电连接。

19.根据权利要求12所述的半导体器件，其中

所述沟槽包括含第一，第二，第三和第四沟槽(113a，113b，113c，113d)在内的多个沟槽；

所述第一和第二沟槽相邻排列，在所述第一和第二沟槽之间的所述半导体衬底的区是作为在那里形成有第一，第三和第四杂质区(107，109，111)的第一区；

所述第三和第四沟槽相邻排列，在所述第三和第四沟槽之间的所述半导体衬底的区是作为在那里在所述第一主表面上仅设置所述半导体衬底的所述低浓度区(105)的第二区。

多个所述第二区被安排在两个所述第一区之间。

在第一区之间的所述多个第二区中的所述第一电极层(121)是仅隔着一层第二绝缘膜(129、119)在所述第一主表面上形成；以及

所述控制电极层(117)从所述第一主表面上向上突出。

20.根据权利要求12所述的半导体器件，其中

所述沟槽包括含第一，第二，第三，第四，第五和第六沟槽(113a，113b，113c，113d，113e)在内的多个沟槽；

所述的第一和第二沟槽相邻排列，在所述第一和第二沟槽之间的所述半导体衬底的区是作为在那里形成有所述第一，第三和第四区(107，109，111)的第一区；

所述的第三和第四沟槽相邻排列，在所述第三和第四沟槽之间的所述半导体衬底的区是作为在那里在所述第一主表面上只形成了所述半导体衬底的所述低浓度区(105)的第二区；

所述第五和第六沟槽相邻排列，在所述第五和第六沟槽之间的所述半导体衬底的区是作为在那里在所述第一主表面上形成有第二导电型的第五杂质区(111)的第三区；

多个所述第二区被设置在所述第一和第三区之间。

所述第一电极层(121)与所述第五杂质区电连接；

在所述第一和第三区之间的多个所述第二区中，所述第一电极层仅隔着一层第二绝缘膜(129、119)在所述第一主表面上形成；以及

所述控制电极层从所述第一主表面上向上突出。

21.一种半导体器件，其中的电流在一个本征或第一导电型的半导体衬底(105)的第一和第二主表面间流动，包括：

在所述半导体衬底的所述第一主表面上形成的第二导电型的第一杂质区(107)；以及

在所述半导体衬底的所述第二主表面上形成的第二导电型的第二杂质区(101)；它与所述第一杂质区一起夹着一个所述半导体衬底的低浓度区(105)；其中

所述半导体衬底包括从所述第一主表面开始穿过所述的第一杂质区后到达所述半导体衬底的所述低浓度的沟槽(113)；

所述器件进一步包括：

在所述第一杂质区上的第一导电型的第三杂质区(109)，它与在所述半导体衬底的所述第一主表面上的所述沟槽的侧壁接触；

具有比所述第一杂质区更高浓度的第二导电型的第四杂质区(111)，它在所述第一杂质区上形成并与在所述半导体衬底的所述第一主表面上的所述第三杂质区相邻；

一个在所述沟槽中形成的控制电极层(117)，它隔着一层绝缘膜(115)与所述第一和第三杂质区以及所述半导体衬底的所述低浓度区相对，它通过所施加的控制电压控制在所述第一和第二主表面之间流动的电流；

一个第一电极层(121)，它在所述半导体衬底的所述第一主表面上形成，并与所述第三和第四杂质区电连接；

一个在所述半导体衬底的所述第二主表面上形成，并与所述第二杂质区电连接的第二电极层；其中

如果用Dt表示所述沟槽离所述第一主表面的深度，Wt表示所述沟槽宽度，De表示所述第三杂质区离所述第一主表面的深度，We表示所述第三杂质区从其中一个所述沟槽到其中另一个所述沟槽的宽度，Pt表示相邻所述沟槽的间距，则下列表达式成立： $\frac{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}}{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Pt}}\≥0.4.$

22.一种其电流在一个本征型或第一导电型的半导体衬底(105)的第一和第二主表面之间流动的半导体器件的制造方法，包括步骤：

通过在第一导型的半导体衬底的所述第一主表面上进行选择离子注入，形成第二导电型的第一杂质区(107)；

在所述半导体衬底的所述第二主表面上形成第二导电型的第二杂质区(101)；

通过选择离子注入在所述第一杂质区中的所述第一主表面上形成第一导电型的第三杂质区(109)；

通过在所述第一主表面上进行各向异性刻蚀，在所述半导体衬底中形成含第一，第二和第三沟槽(113a，113b，113c)在内的多个沟槽；其中

第一和第第三杂质区是位于在所述第一和第二沟槽之间的所述第一主表面上，并且在在所述第二和第三沟槽之间的所述第一主表面上仅设置了所述半导体衬底的低杂质浓度区(105)；

所述的方法进一步包括步骤：

在所述沟槽中形成一个隔着绝缘膜(115)与夹在所述第一和第二杂质区之间的所述半导体衬底的低浓度区以及与所述的第一和第三杂质区相对的控制电极层(117)；

通过选择离子注入，在所述第一杂质区中的所述第一主表面上形成与所述第三杂质区相邻，并且有比所述第一杂质区更高杂质浓度的第二导电型的第四杂质区(111)；

在所述第一主表面上形成一个与所述第三和第四杂质区电连接的第一电极层(121)；

在所述第二主表面上形成一个与所述第二杂质区电连接的第二电极层(123)。

23.根据权利要求22的半导体器件的制造方法，进一步包括步骤：在形成所述沟槽(113a，113b，113c)后，氧化所述沟槽的内壁以形成氧化膜并除去所述氧化膜。

24.根据权利要求22的一种半导体器件的制造方法，其中

所述形成所述控制电极层(117)的步骤包括下列步骤：

在所述第一主表面上形成导电膜以填满所述沟槽(113a，113b，113c)；

在所述导电膜上形成图案，留下在所述沟槽中的导电膜，除去在所述第一和第二沟槽之间的所述第一主表面上的所述导电膜，并留下隔着第二绝缘膜(129)在所述第二和第三沟槽之间的所述第一主表面上的导电膜(117a)。

25.根据权利要求22的一种半导体器件的制造方法，其中

所述形成所述控制电极层(117)的步骤包括如下步骤：

在所述第一主表面上形成导电膜以填满所述沟槽(113a，113b，113c)；

在所述导电膜上形成图案，除去在所述第一和第二沟槽之间的所述第一主表面上的以及在所述第二和第三沟槽之间的所述第一主表面上的所述导电膜以填满所述沟槽，从而形成一个从所述第一主表面向上突出的控制电极层。

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