CN102034715A

CN102034715A - 功率金属氧化物半导体场效应晶体管的制作方法

Info

Publication number: CN102034715A
Application number: CN2010105045871A
Authority: CN
Inventors: 李乐
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-10-12
Filing date: 2010-10-12
Publication date: 2011-04-27

Abstract

一种功率金属氧化物半导体场效应晶体管制作方法，包括：分别形成所述功率金属氧化物半导体场效应晶体管的漏极区、源极区以及栅电极；形成所述栅电极的栅极接触孔；其中，根据所述栅极接触孔的深度，将所述栅极接触孔按照与所述漏极区垂直的方向分为至少两段，并对所述各段分别进行刻蚀，以形成所述栅极接触孔。本发明操作简便，通过调节第一刻蚀长度和第二刻蚀长度的比例关系，实现了工耗和刻蚀效果的均衡，不仅节省了能源，提高了生产效率，并且也提高了成品率和栅氧的可靠性。

Description

功率金属氧化物半导体场效应晶体管的制作方法

技术领域

本发明涉及半导体器件，尤其是功率金属氧化物半导体场效应晶体管(功率MOSFET)的制作方法。

背景技术

众所周知，传统的金属氧化物半导体场效应管(MOSFET)的栅极、源极和漏极大致处于器件的同一水平面，且器件的工作电流基本上平行于器件的水平方向流动。然而，随着器件的小型化趋势，功率金属氧化物半导体场效应晶体管(功率MOSFET)或者垂直型金属氧化物半导体场效应管(VMOSFET)，被越来越广泛地加以应用，尤其是应用于电源的开关器件中。

功率MOSFET之所以能够负荷较大的电流，是因为其通常具有垂直于源极层或漏极层的栅极槽，且其工作电流的流向垂直于器件的水平方向，通过增大了载流子流通的横截面积，使得能够负载的电流增大。

参考图1，在常规功率MOFET器件中，以N+型硅构成漏极区101。在N+型漏极区101上外延一层低浓度的N^-型硅层102。通过光刻、扩散等工艺，在外延层102上形成P型衬底103和N+型源极区104。利用光刻法，沿与源极区104垂直的方向刻槽106，并在所获得的槽的表面生成一层SiO2绝缘层107，以及覆盖一层金属铝108，以作为栅极。当栅源电压大于阈值电压时，在栅极槽106下方形成导电沟道。此时，当漏源电压存在时，就产生了漏极电流Id。也就是说，功率MOSFET工作电流的流动方向，或者说其导电沟道，不是如常规MOSFET一样，平行于器件表面水平方向，而是与器件表面的水平方向相垂直的。

在目前的工艺中，源极接触孔和栅极接触孔通常是采用相同的掩模层同步进行制作的。然而，随着器件的小型化，沟道深度越来越浅，当栅极接触孔采用与源极接触孔相同的掩模层进行制作时，会使得栅极接触孔的深度更浅，从而带来器件被击穿的可能性以及控制的困难。

因此，有一种解决方案是将源极接触孔和栅极接触孔分别采用各自对应的掩模层，分开进行制作。但是，将源极接触孔和栅极接触孔分别采用各自对应的掩模层分开进行制作后，在干法刻蚀栅极接触孔的过程中，等离子体中的带正电离子在刻蚀过程中在栅电极被收集，造成栅电容的击穿或者可靠度变差。

发明内容

本发明解决的技术问题是提供一种功率MOSFET的制作方法，以避免在栅极接触孔的制作过程中栅电容被击穿或者可靠度变差。

为解决上述技术问题，本发明提供了一种功率金属氧化物半导体场效应晶体管的制作方法，包括：分别形成所述功率金属氧化物半导体场效应晶体管的漏极区、源极区以及栅电极；形成所述栅电极的栅极接触孔；其中，根据所述栅极接触孔的深度，将所述栅极接触孔按照与所述漏极区垂直的方向分为至少两段，并对所述各段分别进行刻蚀，以形成所述栅极接触孔。

与现有技术相比，本发明操作简便，通过调节第一刻蚀长度和第二刻蚀长度的比例关系，实现了工耗和刻蚀效果的均衡，不仅节省了能源，提高了生产效率，并且也提高了成品率和栅氧的可靠性。

附图说明

图1是现有技术中功率金属氧化物半导体场效应晶体管结构示意图；

图2是本发明功率MOSFET制作方法一种实施方式的流程示意图；

图3是图2所示步骤S2一种具体实施方式的流程示意图；

图4-图7是采用图3所示功率金属氧化物半导体场效应晶体管制作方法具体实施例的各个阶段中，功率金属氧化物半导体场效应晶体管的剖面示意图；

图8是图2所示步骤S1一种具体实施方式的流程示意图；

图9-图16是采用图8所示功率金属氧化物半导体场效应晶体管制作方法具体实施例的各个阶段中，功率金属氧化物半导体场效应晶体管的剖面示意图。

具体实施方式

发明人在进行了大量的实验之后，提出了一种新型的功率MOSFET接触孔制作方法，在所述功率MOSFET接触孔制作方法中，通过将栅极接触孔的制作分为至少两步，并通过刻蚀工艺分别完成，不仅大大减少了栅极被击穿的几率，减低了次品率。

下面结合附图和具体实施例，对本发明功率MOSFET的实施方式作进一步说明。

参考图2，本发明功率MOSFET制作方法的一种实施方式可包括：

步骤S1，分别形成所述功率MOSFET的漏极区、源极区以及栅电极；

步骤S2，形成所述栅电极的栅极接触孔；其中，根据所述栅极接触孔的深度，将所述栅极接触孔按照与所述漏极区垂直的方向，即纵向，分为至少两段，并对所述各段分别进行刻蚀，以形成所述栅极接触孔。

由于干法刻蚀相较于湿法刻蚀，更便于控制尺寸参数，例如拐角的弧度以及沟槽的深度等，以降低废品率，获得较高的成品质量。此外，还可通过选择合适的刻蚀等离子体以及刻蚀强度范围，以控制刻蚀的进度。因此，在刻蚀以形成所述栅极接触孔的过程中，步骤S2中所述刻蚀多采用干法刻蚀工艺。

结合图3至图7，步骤S2具体可包括：

步骤S21，形成中间介电层(ILD，inter layer dielectric)。所述中间介电层可为覆盖源极区和栅电极的氧化层。例如，参考图4，可以通过化学气相沉积等方式，在源极区404和栅电极407表面形成二氧化硅层408。

步骤S22，根据第一深度，形成呈纵向的第一接触孔。参考图5，刻蚀以形成第一接触孔409。

其中，可采用干法刻蚀工艺，例如，采用含氟的气体作为刻蚀气体。此外，也可采用其它刻蚀方法等。

参考图5，所形成的第一接触孔409的深度即为所述第一深度h1，其中，所述第一深度h1可为所述栅极接触孔期望深度H的50％-90％。在具体实施中，可通过控制刻蚀速度和刻蚀时间，调节所述第一接触孔409的深度。

步骤S23，根据第二深度，在所述第一接触孔的基础上继续沿纵向形成第二接触孔，所述第二接触孔与所述第一接触孔共同构成所述栅极接触孔。参考图6，顺着第一接触孔409继续沿纵向进行刻蚀，形成第二接触孔410。

在步骤S23中，可采用干法刻蚀，以提高器件尺寸参数的准确性，其所采用的刻蚀强度低于常规干法刻蚀所采用的刻蚀强度。当步骤S22和步骤S23皆采用干法刻蚀时，步骤S23中用于形成第二接触孔410的刻蚀强度小于步骤S22中用于形成第一接触孔409的刻蚀强度，例如前者可为后者的1/4-3/4，在具体实施中，前者可为后者的1/4-1/2。

所述第二接触孔410的深度即为第二深度h2。其中，第二深度h2与第一深度h1之和为所述栅极接触孔的期望深度H，相应的，第二深度h2为所述栅极接触孔期望深度H的50％-10％。

当第二深度h2越短，或者说占期望深度H的比例越小时，由于可采用其它方式或较大的刻蚀强度形成第一接触孔409，因此，形成所述栅极接触孔的时间越短，生产效率越高，然而，刻蚀第二接触孔410时，刻蚀离子穿入栅电极，造成栅电容的击穿的可能性就越大，器件被破坏的风险也就越高。反之，当第二深度h2越长，或者说占期望深度H的比例越大时，由于采用较低的刻蚀强度刻蚀形成第二接触孔410，使得第二接触孔410的形成时间也就越长，因而，形成所述栅极接触孔的时间也就相应地被延长，生产效率降低，然而，刻蚀时所采用的等离子体由于间距太长且能量不足，其射入栅电极，造成栅电容的击穿的可能性就越小，器件被破坏的风险也就越低。在具体实施中，可根据实际需求，对第二深度h2所占期望深度H的比例进行调整，以获得器件成品率和生产效率之间的平衡。

此外，还可根据实际需要，将所述栅极接触孔分为更多段进行制作，通过调整最后完成的一段的深度占所述栅极接触孔整体深度的比例，可在保证生产效率的前提下，获得较高的产品质量。

获得所述栅极接触孔之后，接下来，执行步骤S24。

步骤S24，在所述栅极接触孔底部进行离子注入，以形成p型重掺杂区。例如，掺杂离子为可为硼离子，掺杂浓度可为3×10¹⁵/cm³，注入能量为25KeV(1KeV＝1.60217646×10^-16焦耳)。

参考图7，沉积导电物质，例如可通过化学气相沉积的方式，采用氟化钨、硅烷与氢气的混合气体，进行钨的淀积，并使其注满所述栅极接触孔411；再通过化学机械研磨等方式去除所述栅极接触孔外的多余导电物质，形成栅极接触孔导电结构。

此外，为防止金属扩散，在沉积导电金属之前还可包括：沉积隔离层。所述隔离层可为含钛的一种化合物或化合物组合。

在具体实施中，结合图8至图16，步骤S1可包括：

步骤S11，提供具有第一导电类型的衬底。

步骤S12，在所述衬底上形成外延层，所述外延层与所述衬底为相同导电类型，且所述外延层中，掺杂离子浓度低于所述衬底中掺杂离子浓度。例如，参考图10，采用外延生长的工艺，在重掺杂衬底400上外延生长n型低掺杂区，以形成外延层401。

步骤S13，在所述外延层上，形成阱区，所述阱区为不同于所述衬底或所述外延层的第二导电类型。例如，参考图11，通过热氧化或化学沉积等方法，在n型低掺杂外延层401上形成氧化层；接着，进行p型离子注入，通过高温扩散等工艺步骤，形成p型掺杂的阱区402。具体来说，所述p型离子可为硼离子等，注入剂量可为10¹²cm^-2-10¹⁴cm^-2。[需改为1×10的12次方，到1×10的14次方。

步骤S14，通过形成贯穿于所述源区和沟道区且到达所述外延层的栅极沟槽、附于其表面的栅绝缘层以及注满所述栅极沟槽的多晶硅，形成栅电极。

步骤S15，在步骤S13所述阱区上，形成源极区，所述源极区为具有高掺杂浓度的第一导电类型。例如，参考图12，采用光刻工艺形成源极沟槽403；然后，参考图13，向源极沟槽403进行n型离子注入，以形成具有n型重掺杂的源区404；其中，所注入的n型离子可为砷、或锑、或磷等，注入剂量可为4*10¹⁶cm^-2。

参考图14，通过刻蚀工艺，形成穿过源极区404和沟道区402且到达外延层401的栅极沟槽405；接着，参考图15，在所形成的栅极沟槽405中，通过热氧化或化学气相沉积等方式，在栅极沟槽405表面中形成栅绝缘层406；然后，参考图16，通过化学气相沉积等方式，将多晶硅注满栅极沟槽405，并且在栅绝缘层406表面形成多晶硅层；然后，通过化学机械研磨等方式去处栅极沟槽405外的氧化硅及多晶硅，形成栅电极407。

此外，在实际制作过程中，在步骤S2之前或之后可包括：制作源极区的接触孔。可采用常规方法对源极区的接触孔进行制作，其制作方法不对本发明的发明思路造成限制

上述步骤S11至步骤S15并不对相应部分的形成方法进行限制，或还可采用其它工艺、或其它反应物及其它浓度而实现，本领域技术人员应能理解关于所述步骤S11至步骤S15中任一项或几项的变换并不对本发明构思造成影响。

相较于现有技术，上述本发明功率MOSFET制作方法实施方式所获得的功率MOSFET，可通过调节第一刻蚀长度和第二刻蚀长度的比例关系，减少了栅极被击穿的几率，减低了次品率，有效地节省了工时和能耗，实现了工耗和刻蚀效果的均衡。

虽然本发明已通过较佳实施例说明如上，但这些较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种改正和补充，因此，本发明的保护范围以权利要求书的范围为准。

Claims

1.一种功率金属氧化物半导体场效应晶体管的制作方法，包括：分别形成所述功率金属氧化物半导体场效应晶体管的漏极区、源极区以及栅电极；形成所述栅电极的栅极接触孔；其特征在于，

根据所述栅极接触孔的深度，将所述栅极接触孔按照与所述漏极区垂直的方向分为至少两段，并对所述各段分别进行刻蚀，以形成所述栅极接触孔。

2.如权利要求1所述的制作方法，其特征在于，所述将栅极接触孔按照与漏极区垂直的方向分为至少两段并对所述各段分别进行刻蚀，至少包括：

根据第一深度，形成呈纵向的第一接触孔；

根据第二深度，在所述第一接触孔的基础上继续沿纵向形成第二接触孔，所述第二接触孔与所述第一接触孔共同构成所述栅极接触孔；

其中，所述第一深度与第二深度之和为所述栅极接触孔的期望深度。

3.如权利要求2所述的制作方法，其特征在于，所述第二深度为所述栅极接触孔期望深度的10％-50％。

4.如权利要求2所述的制作方法，其特征在于，分别采用干法刻蚀形成所述第一接触孔和所述第二接触孔。

5.如权利要求4所述的制作方法，其特征在于，形成所述第二接触孔时的刻蚀强度小于形成所述第一接触孔时的刻蚀强度。

6.如权利要求5所述的制作方法，其特征在于，形成所述第二接触孔时的刻蚀强度为形成所述第一接触孔时的刻蚀强度的1/4-1/2。

7.如权利要求1所述的制作方法，其特征在于，所述将栅极接触孔按照与漏极区垂直的方向分为至少两段并对所述各段分别进行刻蚀是指，

将栅极接触孔按照与漏极区垂直的方向分为两段以上，且每段分别首尾相接，所分成的各段共同构成所述栅极接触孔；

依次分别对各段进行刻蚀，以获得所述栅极接触孔；

其中，所述各段的深度之和为所述栅极接触孔的期望深度。

8.如权利要求7所述的制作方法，其特征在于，所述最后形成的一段的深度占所述栅极接触孔深度的比例为10％-50％。

9.如权利要求7所述的制作方法，其特征在于，分别采用干法刻蚀形成所述各段接触孔。

10.如权利要求9所述的制作方法，其特征在于，形成最后一段接触孔时的刻蚀强度小于形成之前形成任一段接触孔时的刻蚀强度。