CN100459155C - 垂直绝缘栅晶体管及其制作方法 - Google Patents

垂直绝缘栅晶体管及其制作方法 Download PDF

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Abstract

通过提供穿过源层(8)和沟道层(6)向漏层(2)延伸的沟槽(26)，制作了垂直绝缘栅晶体管。采用隔离刻蚀以形成沿沟槽侧壁的栅部分(20)，在侧壁栅部分(20)之间的沟槽内填充电介质材料(30)，并且在沟槽顶部形成栅电连接层(30)以横跨沟槽来电连接栅部分(20)。

Description

垂直绝缘栅晶体管及其制作方法
技术领域
本发明涉及垂直绝缘栅晶体管及其制作方法。
背景技术
图1示出了现有技术沟槽半导体结构的实例。在n+衬底2上设有n型漏层4，在漏层4上设有p型主体层6。沟槽26延伸穿过主体层6直到漏层4，并包含通过栅绝缘体18与主体层绝缘的导电栅20。N+源扩散8设成毗邻沟槽。
使用中，在栅电极上施加电压以控制沟道16在源区8和漏层4之间的主体层6内毗邻沟槽26延伸。
该结构的一个问题在于栅和漏之间的电容，这是因为沟槽的底部和漏层接触。该电容会引发问题，特别会引起Miller效应。因此必须最小化该电容。
减小该电容的已知方法在授予Murphy的美国专利US-A-6,444,528中得到描述，该专利建议在沟槽底部提供更厚的绝缘体，US-A-6,444,528描述了在沟槽的底部形成第二沟槽并在第二沟槽内选择生长氧化物以形成该更厚的绝缘体。
然而，该方法制作复杂，因此需要更简单的方法制作这种结构。
发明内容
根据本发明，提供了制作垂直制作垂直绝缘栅晶体管的方法，包括如下步骤：提供具有对立的第一和第二主表面的半导体主体；形成垂直地从第一主表面向第二主表面延伸的沟槽；在沟槽的侧壁和底部上形成栅电介质层；在沟槽的侧壁和底部上的栅电介质层上沉积导电栅材料层；进行隔离刻蚀以清除沟槽底部上的栅材料层并留下侧壁上的栅材料以形成栅单元；在侧壁之间的沟槽中填充电介质；以及横跨沟槽顶部形成栅电连接层，以横跨沟槽将栅材料层电连接。
通过在沟槽的顶部形成电连接层，该电连接层减小了栅电阻。当使用窄的栅电极时，已经发现高的栅电阻成为严重的问题。
优选地，在第一主表面上形成硬掩模并被图形化以定义一个开口，且通过该开口刻蚀半导体主体以形成沟槽。将硬掩模留在适当的位置并作为后续步骤中的掩模。在最终的产品中，如果栅电连接层横向地从沟槽延伸到硬掩模上，硬掩模可将半导体主体与栅电连接层相互绝缘，或者备选地清除该硬掩模。
形成电连接层的步骤可包括用导电层覆盖半导体主体并图形化栅电连接层，以使沟槽横跨第一主表面和电介质上方。
将电介质填充到沟槽的步骤可包括沉积电介质并回蚀该电介质的步骤。
回蚀电介质的步骤可定义位于沟槽顶部的间隙；形成电连接层的步骤可包括沉积导电层以填充该间隙并定义位于沟槽顶部的插塞(plug)。电连接层可被平坦化以清除第一主表面的电连接层但将沟槽内的插塞留在适当的位置。
该方法可进一步包括在沟槽上沉积栅-源绝缘层以隔离该插塞；在栅源绝缘层和第一主表面上沉积源导电层使得源导电层与半导体主体电接触但是与栅绝缘。
另一方面，提供了一种半导体器件，包括：
半导体主体，具有对立的第一和第二主表面，该半导体主体具有第一导电类型的重掺杂漏层以及位于该重掺杂漏层上且面向第一主表面的轻掺杂主体层；
沟槽，从第一主表面延伸到半导体主体内并定义对立的侧壁和底部；
第一导电类型的源区，在第一主表面横向毗邻沟槽；
栅电介质，位于沟槽的侧壁和底部上；
对立的栅单元，位于沟槽侧壁上但不位于沟槽底部上；
绝缘填充物，在栅单元之间从沟槽底部向上延伸；以及
栅电连接层，位于绝缘填充物上方沟槽的顶部，栅电连接层横跨沟槽而连接栅单元。
该电连接层减小了栅电阻。
电介质填充物的顶部和沟槽的顶部持平，且电连接层可延伸跨过填充物上方沟槽的顶部。
备选地，电连接层可以是绝缘填充物上方沟槽内的插塞。插塞的顶部被平坦化以与沟槽顶部持平。
栅-源电介质隔离层可设于电连接层和源导电层上方，该源导电层通过栅-源电介质隔离层与电连接层隔离并接触源区；
半导体器件可具有位于主体层下方的重掺杂漏层上的轻掺杂漏层，且该沟槽可延伸穿过主体层到达轻掺杂漏层内。在各实施例中，电介质插塞可设在毗邻轻掺杂漏层的沟槽底部内。优选地，插塞的顶部与轻掺杂漏层和主体层之间的边界对齐。插塞保持栅进一步与漏隔离并因此进一步减小栅-漏电容。
附图说明
为了更好了解本发明，现在将纯粹通过实例的方式并参照附图描述相同的实施例，其中：
图1示出了现有技术的沟槽MOSFET；以及
图2a至2f示出了根据本发明第一实施例的用于制作沟槽MOSFET的制作步骤；
图3a至3c示出了根据本发明第二实施例的用于制作沟槽MOSFET的制作步骤；以及
图4示出了根据本发明第三实施例的沟槽MOSFET。
具体实施方式
参照图2，n+掺杂半导体衬底2在顶部形成n型掺杂漂移区4。在漂移区4的顶部上形成轻掺杂的p型沟道层6，且在沟道区6的顶部上形成n+源区8，这些层共同构成半导体主体1。源区的顶部形成第一主表面10，漂移区2的底部形成半导体主体1的第二主表面12。可通过外延生长或离子注入穿过第一主表面10形成该各个区域，本领域的技术人员将理解这一点。这样形成了半导体主体。
为了将该半导体主体加工成沟槽MOSFET，在第一主表面10上沉积氧化物的光刻硬掩模14并被图形化以形成开口16。随后，通过开口16刻蚀出穿过n+源层8和p沟道层6直到n漂移区4的沟槽26，以形成如图2a所示的结构。
接着，例如通过热氧化形成栅电介质18。
在整个器件上，并因此在远离沟槽的硬掩模14的顶部上、在沟槽的侧壁22上以及在沟槽的底部24上沉积栅材料层20。这就形成如图2b所示的结构。栅材料层可以是例如重掺杂多晶硅，在特别优选的实施例中栅材料层可以为多晶硅(锗)。
接下来进行隔离刻蚀以清除栅材料层20的不需要部分，特别是清除沟槽底部24上的栅材料层。这只在沟槽26的侧壁22上留下栅材料层20，形成如图2c所示的一对对立的平面栅单元21。栅单元21构成最终器件的栅。
接下来，沟槽填充电介质30，例如二氧化硅。一般来说，二氧化硅也会在远离沟槽的第一主表面10上覆盖氧化物，因此进行回蚀以清除除了沟槽内以外的二氧化硅。将会注意到，进行轻微的过刻蚀，留下在第一主表面10的平面上延伸的栅层20，如图2d所示。
接下来，导电栅层32如重掺杂多晶硅层沿沟槽的孔而形成并连接到栅层20的暴露端部34。导电层32随后被图形化使其覆盖沟槽但只略微在半导体器件的其余部分上方延伸。这就形成如图2e所示的结构。
最后，形成源接触37以连接源层8，并且还连接到p型主体层6。形成漏接触36以连接到漏层，栅接触38连接到栅层32。这就是图2f所示的结构，如本领域技术人员所熟知的可以封装该结构。
使用中，硬掩模层14将栅单元21与源层8隔离。
该方法产生这样的结构，其中，与现有技术型式相比，栅和漏之间的电容得到大幅度减小。然而，这并非在牺牲栅电阻的情况下实现的。栅层32提供沿着栅的低电阻路径。甚至在沿沟槽长度方向连接对立栅单元21的地方，由栅电连接层产生的低电阻路径改善了器件的性能。
图3中阐述了一种备选的方法。在该结构中，第一步骤和前述第一实施例中到图2c所示步骤之前的步骤相同。
接下来，将电介质30填充到沟槽中，但在这种情况下，进行基本的过刻蚀，在沟槽26内电介质上留下孔40。图3a中阐述了该步骤。
接下来，沉积多晶硅导电层42并平坦化，使其仅残留在沟槽内，如图3b所示。硬掩模14也被清除。
栅-源电介质隔离44沉积在沟槽上并被图形化，随后沉积源导电层46，该源导电层46接触源层8并通过栅-源电介质隔离44与栅20(由导电层42和臂21构成)隔离，如图3c所示。
和第一实施例相同，采用已知的方法制作接触并封装器件。
该第二实施例对小的间距尺寸尤其有益，且有益于获得沿栅长度方向的最小栅电阻及低的栅-漏电容。
第三实施例如图4所述。形成沟槽26之后，在沟槽底部形成氧化物插塞50。可以采用多种方法中的任何一种形成该插塞。本领域技术人员熟知这些方法中的一部分，例如可以沉积并回蚀氧化物。形成插塞的一个特定备选方案为：用氮化物层保护沟槽的侧壁，在沟槽上沉积掺杂的多晶硅，回蚀多晶硅以在沟槽底部留下多晶硅插塞，且随后氧化该掺杂的多晶硅以形成氧化物插塞。掺杂的多晶硅可以相对简单地被氧化。另外备选方案为氧化多孔硅而非多晶硅插塞，因为多孔硅同样容易氧化。
在所示的实施例中，氧化物插塞50的顶部与轻掺杂的n型层4和主体层6之间的界面对齐。
随后，按照第二实施例中那样进行工艺的剩余部分，以在毗邻主体层6但不毗邻轻掺杂n型层4的沟槽侧壁上提供栅单元21。最终的器件如图4所示。
栅单元21和漏24之间间隔的加大仍进一步减小了栅-漏电容。
技术人员将了解到，也可以使用具有第一实施例结构的氧化物插塞。备选地，氧化物插塞可以用任何厚的电介质层替代，从而类似地减小栅-漏电容。
通过阅读本公开，本领域技术人员将明白其它变型和修改。该变型和修改将涉及在沟槽MOSFET的设计、制作和使用中已知的且可结合或替代在此描述的特征进行使用的等价物或其它特征。尽管在本申请中已经将权利要求表达为特征的特定组合，但应该了解到，本公开的范围同样包括在此明确或含蓄公开的特征的任何新组合或者由这些特征产生的新特征，无论其是否和本发明一样减轻任何或所有相同的技术问题。申请人在此提醒的是，在执行本申请或由其衍生的任何更多的申请时，可以就任何该特征和/或该特征的组合提出新的权利要求。
例如，栅电介质不限于二氧化硅，而可以为高介电常数的电介质或电介质层的叠层。栅层32可以是重掺杂的多晶硅、硅化物掺杂多晶硅、多晶硅化钨(tungsten polycide)、或者适当的金属或诸如氮化钛的金属氮化物。所要求的是栅层为良好的导体。该备选材料对于栅层20也是可能的。
尽管所述实施例具有源层、漏层、漂移区和沟道层，其它的结构也是已知的并且可以被使用。例如，源区不由层8构成而由注入毗邻沟槽的源注入构成。漂移区4和沟槽区内的掺杂可以根据需要被掩埋。

Claims (11)

1、一种制作垂直绝缘栅晶体管的方法，包括如下步骤：
提供具有对立的第一和第二主表面的半导体主体；
形成垂直地从第一主表面向第二主表面延伸的沟槽；
在沟槽的侧壁和底部上形成栅电介质层；
在沟槽的侧壁和底部上的栅电介质层上沉积导电栅材料层；
进行隔离刻蚀以清除沟槽底部上的栅材料层并留下侧壁上的栅材料以形成栅单元；
在侧壁之间的沟槽中填充电介质；以及
横跨沟槽顶部形成栅电连接层，以横跨沟槽将栅材料层电连接。
2、根据权利要求1的制作垂直绝缘栅晶体管的方法，进一步包括：
在半导体主体的第一主表面上形成定义开口的硬掩模；以及
通过硬掩模内的开口刻蚀半导体主体以图形化所述沟槽。
3、根据权利要求1的方法，其中形成栅电连接层的步骤包括用导电层覆盖半导体主体并图形化导电层来形成栅电连接层，以使在第一主表面和电介质上方横跨沟槽。
4、根据权利要求1方法，其中将电介质填充到沟槽的步骤包括沉积电介质并回蚀该电介质的步骤。
5、根据权利要求4的方法，其中：
回蚀电介质的步骤定义位于沟槽顶部的间隙；以及
形成栅电连接层的步骤包括在第一主表面上沉积导电材料以填充该间隙并定义位于沟槽顶部的插塞，并平坦化栅电连接层以清除第一主表面的电连接层但将沟槽内的插塞留在沟槽顶部。
6、根据权利要求1的方法，进一步包括步骤：
在沟槽上沉积栅-源绝缘层以隔离栅电连接层，以及
在栅-源绝缘层和第一主表面上沉积源导电层，使得源导电层与半导体主体电接触但是与栅电连接层绝缘。
7、一种半导体器件，包括：
半导体主体，具有对立的第一和第二主表面，该半导体主体具有第一导电类型的重掺杂漏层以及位于该重掺杂漏层上且面向第一主表面的轻掺杂主体层；
沟槽，从第一主表面延伸到半导体主体内并定义对立的侧壁和底部；
第一导电类型的源区，在第一主表面横向毗邻沟槽；
栅电介质，位于沟槽的侧壁和底部上；
对立的栅单元，位于沟槽侧壁上但不位于沟槽底部上；
绝缘填充物，在栅单元之间从沟槽底部向上延伸；以及
栅电连接层，位于绝缘填充物上方沟槽的顶部，栅电连接层横跨沟槽而连接栅单元；
其中绝缘填充物的顶部和沟槽的顶部持平，且栅电连接层在填充物上方横跨沟槽的顶部延伸。
8、根据权利要求7的半导体器件，其中栅电连接层是绝缘填充物上方沟槽内的插塞。
9、根据权利要求8的半导体器件，其中插塞的顶部被平坦化以与沟槽的顶部持平。
10、一种半导体器件，包括：
半导体主体，具有对立的第一和第二主表面，该半导体主体具有第一导电类型的重掺杂漏层以及位于该重掺杂漏层上且面向第一主表面的轻掺杂主体层；
沟槽，从第一主表面延伸到半导体主体内并定义对立的侧壁和底部；
第一导电类型的源区，在第一主表面横向毗邻沟槽；
栅电介质，位于沟槽的侧壁和底部上；
对立的栅单元，位于沟槽侧壁上但不位于沟槽底部上；
绝缘填充物，在栅单元之间从沟槽底部向上延伸；以及
栅电连接层，位于绝缘填充物上方沟槽的顶部，栅电连接层横跨沟槽而连接栅单元；以及
栅电连接层上的栅-源电介质隔离层，以及通过栅-源电介质隔离层与栅电连接层隔离并接触源区的源导电层。
11、一种半导体器件，包括：
半导体主体，具有对立的第一和第二主表面，该半导体主体具有第一导电类型的重掺杂漏层以及位于该重掺杂漏层上且面向第一主表面的轻掺杂主体层；
沟槽，从第一主表面延伸到半导体主体内并定义对立的侧壁和底部；
第一导电类型的源区，在第一主表面横向毗邻沟槽；
栅电介质，位于沟槽的侧壁和底部上；
对立的栅单元，位于沟槽侧壁上但不位于沟槽底部上；
绝缘填充物，在栅单元之间从沟槽底部向上延伸；以及
栅电连接层，位于绝缘填充物上方沟槽的顶部，栅电连接层横跨沟槽而连接栅单元；以及
轻掺杂漏层，位于重掺杂漏层上并在主体层下方，沟槽延伸穿过主体层到达轻掺杂漏层内；以及
位于沟槽底部的电介质插塞。
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