CN106298884A - 优化fom值的沟槽功率mos管器件及其制造方法 - Google Patents
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Abstract
本发明属于半导体功率器件技术领域，具体涉及到一种优化FOM值的沟槽功率MOS管器件及其制造方法，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，还包括：沟槽；栅氧化层；多晶硅层；源极区层；绝缘介质层；金属层；其中，所述栅氧化层底端部的厚度值大于所述栅氧化层侧面端的厚度值，所述栅氧化层底端部的厚度值大于所述多晶硅层顶端部的厚度值，所述栅氧化层底端部的厚度值小于所述沟槽的高度值，制造方法为制造优化FOM值的沟槽功率MOS管器件的方法。本发明在不影响通态电阻的基础上进一步优化栅氧电荷，最终降低器件的FOM(FOM＝Rdson*Qgd)值。
Description
技术领域
本发明属于半导体器件制造技术领域，具体涉及到一种优化FOM值的沟槽功率MOS管器件及其制造方法。
背景技术
在MOSFET器件的功率损耗研究中，最关心的两个参数：一个是通态电阻Rdson；另一个是栅氧电荷Qg。主要是由于它们分别决定着器件的导通损耗和开关损耗。栅氧电荷Qg包含栅-源电荷Qgs和栅-漏电荷Qgd。功率MOS管在开和关两种状态转换时，Qgd的电压变化远大于Qgs上的电压变化，相应的充、放电量Qgd较大，所以Qgd对开关速度的影响较大。因此我们更关心的是如何通过减小Qgd来改善器件的开关特性。
然而在很多情况下，减小Qgd和减小Rdson是相互矛盾的，所以，我们就要借助优值FOM＝Rdson*Qgd(与器件的面积无关)作为衡量器件性能的指标。而对于传统的表面栅结构由于受到本身结构的限制，导致它的通态电阻偏大，导通功耗太高，以至于无法很好的满足应用端对功率器件的要求，于是将目标集中在沟槽栅MOSFET上。使用挖槽工艺的沟槽栅MOSFET能够在节省器件面积的同时得到较低的通态电阻，所以在低压范围内得到广泛应用。但是采用密集而精细的沟槽栅后，由于沟道面积的增加导致栅极电荷增大，表现为栅极的寄生电容增大。
因此，如何在保证低导通损耗的前提下，进一步显著地降低栅极寄生电容，更大程度的改善沟槽型功率MOS器件性能成为本领域技术人员所努力的方向。
为了解决上述问题，本发明提供了一种优化FOM值的沟槽功率MOS管器件及其制造方法，在不影响通态电阻的基础上进一步优化栅氧电荷，最终降低器件的FOM(FOM＝Rdson*Qgd)值，进一步优化器件性能。
发明内容
本发明的一个目的是解决至少一个上述问题或缺陷，并提供至少一个后面将说明的优点。
本发明还有一个目的是提供了一种优化FOM值的沟槽功率MOS管器件，其在不影响通态电阻的基础上进一步优化栅氧电荷，最终降低器件的FOM(FOM＝Rdson*Qgd)值。
本发明还有一个目的是提供了一种优化FOM值的沟槽功率MOS管器件的制造方法，其方法易操作，制造出的MOS管器件达到了进一步降低栅-漏电容Qgd的效果。
为了实现本发明的这些目的和其它优点，本发明提供了一种优化FOM值的沟槽功率MOS管器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，还包括：
沟槽，其穿过所述第二导电类型阱区层，延伸至所述第一导电类型外延层的内部；
栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部和栅氧化层底端部；
多晶硅层，其包括多晶硅层侧面端部和多晶硅层顶端部，所述多晶硅层侧面端部与所述栅氧化层侧面端部接触，所述多晶硅层顶端部与所述栅氧化层底端部的上方接触；
源极区层，其位于所述第二导电类型阱区层的上方；
绝缘介质层，其位于所述源极区层上方，所述绝缘介质层上开设有接触孔，所述接触孔延伸至所述第二导电类型阱区层；
金属区层，其位于所述绝缘介质层的上方，所述接触孔内设有金属；
其中，所述栅氧化层底端部的厚度值大于所述栅氧化层侧面端的厚度值，所述栅氧化层底端部的厚度值大于所述多晶硅层顶端部的厚度值，所述栅氧化层底端部的厚度值小于所述沟槽的高度值。
优选的是，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型相同。
优选的是，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型为N型掺杂或者P型掺杂。
优选的是，所述金属区层包括源区金属层和栅区金属层，所述源区金属层和所述栅区金属层不接触，所述栅区金属层通过所述接触孔与所述多晶硅层顶端部接触，所述源区金属层通过所述接触孔与所述第二导电类型阱区层接触。
本发明提供了一种优化FOM值的沟槽功率MOS管器件的制造方法，包括以下步骤：
提供第一导电类型的具有第一主面的外延层和第二主面的衬底层，将所述第二主面作为第一导电类型的漏极区；
刻蚀所述外延层，形成沟槽；
在所述沟槽的底部和两侧，以及外延层表面形成第一栅氧化层；
在所述第一栅氧化层上淀积第一导电多晶硅，再刻蚀位于所述外延层表面的第一导电多晶硅；
通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的第一导电多晶硅进行刻蚀，形成多晶硅层侧面端部和栅氧化层侧面端部；
在所述沟槽的剩余空间内部和所述外延层表面淀积第二栅氧化层；
刻蚀所述外延层表面的第二栅氧化层，且刻蚀所述沟槽内的一部分第二栅氧化层，形成栅氧化层底端部，所述栅氧化层底端部与所述栅氧化层侧面端部相连；
在所述栅氧化层底端部的上方，以及所述外延层表面淀积第二导电多晶硅，通过回刻方式，将所述外延层表面上的第二导电多晶硅刻蚀，形成多晶硅层顶端部，所述多晶硅层顶端部与所述多晶硅层侧面端部相连；
定义出第二导电类型的阱区层，且在所述阱区层的上部且位于所述沟槽顶部四周形成第一导电类型的源极区层；
在所述第一导电类型的源极区层的上方淀积绝缘介质层，并在所述绝缘介质层上开设接触孔；
在所述绝缘介质层的上方淀积金属区层；
其中，所述栅氧化层底端部的厚度值大于所述栅氧化层侧面端的厚度值，所述栅氧化层底端部的厚度值大于所述多晶硅层顶端部的厚度值，所述栅氧化层底端部的厚度值小于所述沟槽的高度值。
优选的是，形成沟槽之前，还包括：
在位于第一主面的外延层上生长第一氧化层，通过掩膜光刻以及刻蚀，使所述第一氧化层形成硬掩膜；
以所述硬掩膜为阻挡层，刻蚀所述外延层，形成沟槽。
优选的是，所述第一导电类型的外延层为轻掺杂半导体，所述第一导电类型的漏极区为重掺杂半导体。
优选的是，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型为N型掺杂或者P型掺杂。
优选的是，所述金属区层包括源区金属层和栅区金属层，所述源区金属层和所述栅区金属层不接触，所述栅区金属层通过所述接触孔与所述多晶硅层顶端部接触，所述源区金属层通过所述接触孔与所述第二导电类型阱区层接触。
本发明的有益效果
1、本发明提供的一种优化FOM值的沟槽功率MOS管器件，其在不增大器件通态电阻Rdson的前提下，通过增加所述栅氧化层底端部的厚度，降低G到D的栅漏电荷Qgd，实现优化器件FOM(FOM＝Rdson*Qgd)值的目的。
2、本发明提供的一种优化FOM值的沟槽功率MOS管器件，其不仅具有低导通损耗的优点，而且，还使得器件的开关损耗降低。
3、本发明提供的一种优化FOM值的沟槽功率MOS管器件，由于所述栅氧化层底端部的厚度大于所述栅氧化层侧面端的厚度，从而使得该器件结构的栅氧电荷Qgd比普通的沟槽栅MOSFET大大降低。
4、本发明提供的一种优化FOM值的沟槽功率MOS管器件的制造方法，其使得导电多晶硅在栅氧化层旁边延伸，因此在不影响通态电阻的前提下，降低栅极电荷，最终实现降低器件的FOM(FOM＝Rdson*Qgd)值的目的，从而进一步优化器件性能。
附图说明
图1为本发明所述的优化FOM值的沟槽功率MOS管器件的剖面结构示意图；
图2为本发明所述的制造方法中的外延片和漏极区的结构示意图；
图3为本发明所述的制造方法中的沟槽形成的结构示意图；
图4为本发明所述的制造方法中的第一栅氧化层生长的结构示意图；
图5为本发明所述的制造方法中的第一导电多晶硅填充的结构示意图；
图6为本发明所述的制造方法中的多晶硅层侧面端部和栅氧化层侧面端部形成的结构示意图；
图7为本发明所述的制造方法中的第二栅氧化层淀积的结构示意图；
图8为本发明所述的制造方法中的栅氧化层底端部形成的结构示意图；
图9为本发明所述的制造方法中的多晶硅层顶端部形成的结构示意图；
图10为本发明所述的制造方法中的阱区层及源极区层形成的结构示意图；
图11为发明所述的制造方法中的绝缘介质层、接触孔及金属区层形成的结构示意图。
图中，1为第一导电类型漏极区；2为第一导电类型的外延层；3为外围栅极引出的外围沟槽；4为源区的内部沟槽；5为栅氧化层侧面端部；6为多晶硅层侧面端部；7为栅氧化层底端部；8为多晶硅层顶端部；9为源极区层；10为第二导电类型阱区层；11为绝缘介质层；12为接触孔；13为栅区金属层；14为源区金属层；15为第一栅氧化层；16为第一导电多晶硅；17为第二栅氧化层。
具体实施方式
下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或者多个其它元件或其组合的存在或添加。
如图1所示，本发明提供了一种优化FOM值的沟槽功率MOS管器件，包括第一导电类型漏极区1，位于所述第一导电类型漏极区上方的第一导电类型的外延层2，位于所述第一导电类型外延层上方的第二导电类型阱区层10，还包括：
沟槽，其穿过所述第二导电类型阱区层10，延伸至所述第一导电类型外延层2的内部；所述沟槽为三个沟槽，其中两个沟槽位于源极一端，为源区内部沟槽4，另一个沟槽位于栅极一端，为外围栅极引出的外围沟槽3；栅极一端的沟槽宽度大于源极一端的沟槽宽度；
栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部5和栅氧化层底端部7；
多晶硅层，其包括多晶硅层侧面端部6和多晶硅层顶端部8，所述多晶硅层侧面端部6与所述栅氧化层侧面端部5接触，所述多晶硅层顶端部8与所述栅氧化层底端部7的上方接触；
源极区层9，其位于所述第二导电类型阱区层10的上方，且位于所述内部沟槽4的顶部四周；
绝缘介质层11，其位于所述源极区层9上方及所述外围沟槽3的顶部的上方，所述绝缘介质层11上开设有接触孔12，所述接触孔12延伸至所述第二导电类型阱区层10；
金属区层，其位于所述绝缘介质层12的上方，所述接触孔12内设有金属；
其中，所述栅氧化层底端部7的厚度值大于所述栅氧化层侧面端5的厚度值，所述栅氧化层底端部7的厚度值大于所述多晶硅层顶端部8的厚度值，所述栅氧化层底端部7的厚度值小于所述沟槽的高度值，既形成的所述栅氧化层底端部的深度小于所述沟槽的深度。
位于硅片背面的重掺杂的第一导电类型漏极区1，位于所述漏极区上方的轻掺杂第一导电类型外延层2，位于所述外延层上方的第二导电类型阱区层10，位于所述阱区层10并深入到所述外延层的沟槽，在所述阱区层10上部且位于所述沟槽顶部四周形成具有第一导电类型的源极区层9，所述的沟槽内部设有栅氧化层和导电多晶硅，底部与所述外延层2相连。
本发明通过增加所述栅氧化层底端部7的厚度，来降低G到D的栅漏电荷Qgd，实现优化器件FOM(FOM＝Rdson*Qgd)值的目的。所述器件的结构不仅有低导通损耗的优点，同时又降低了器件的开关损耗。
由于所述沟槽底部的所述栅氧化层底端部7的厚度相对与所述栅氧化层侧面端5的厚度要大，从而实现了增加所述栅氧化层底端部7的厚度，使得器件的栅漏电容Cgd被最大限度的减小，由于Qgd＝Cgd*Vds(漏极电压)，Qgd与Cgd成正比，所以，栅漏电容Cgd减小，则栅漏电荷Qgd减小，其中，栅漏电容Cgd由下面公式计算：Cgd＝KG(Cox*CS.M/(Cox+CS.M))，其中K为栅漏交互尺寸因子，一般为固定值，半导体电容CS.M只与栅氧化层下的耗尽层宽度有关，由公式可看出，栅漏电容Cgd与栅氧电容Cox成正比，一般栅氧电容Cox由下面公式计算：Cox＝KO*ε0*AG/Tox，其中KO为氧化层介电常数，ε0真空介电常数，AG数为MOS电容栅面积，因此栅氧化层越厚栅氧电容Cox越小，相应的栅漏电容Cgd越小，栅漏电荷Qgd越小，所以，使得该器件结构的Qgd比普通的沟槽栅MOSFET大大降低。
另外，所述多晶硅层侧面端部6和所述多晶硅层顶端部8的掺杂类型相同，所述多晶硅层侧面端部6和所述多晶硅层顶端部8的掺杂类型为N型掺杂或者P型掺杂，掺杂元素和掺杂浓度相同。
另外，所述接触孔12穿过所述绝缘介质层11，延伸至所述第二导电类型阱区层10；所述金属区层包括源区金属层14和栅区金属层13，所述源区金属层14和所述栅区金属层13不接触，所述栅区金属层13通过所述接触孔12内的金属与所述多晶硅层顶端部8接触，所述源区金属层14通过所述接触孔12内的金属与所述第二导电类型阱区层10接触，在所述接触孔12内设置有金属连线栅区金属层13和源区金属层14，最终分别实现外围沟槽3的多晶硅层顶端部8和源极区层9的电性连接。
为了制造上述优化FOM值的沟槽功率MOS管器件，本发明提供了一种优化FOM值的沟槽功率MOS管器件的制造方法，包括以下步骤：
提供第一导电类型的具有第一主面的轻掺杂半导体的外延层2和第二主面的重掺杂半导体的衬底层，将所述第二主面作为第一导电类型的漏极区1；
在位于第一主面的外延层2上生长第一氧化层，通过掩膜光刻以及刻蚀，使所述第一氧化层形成硬掩膜；
以所述硬掩膜为阻挡层，刻蚀所述外延层2，形成沟槽，所述沟槽为三个沟槽，其中两个沟槽位于源极一端，为源区内部沟槽4，另一个沟槽位于栅极一端，为外围栅极引出的外围沟槽3；栅极一端的沟槽底部宽度大于源极一端的沟槽底部宽度；
在所述沟槽的底部和两侧，以及外延层表面形成第一栅氧化层15；
在所述第一栅氧化层15上淀积第一导电多晶硅16，再刻蚀第一主面的所述外延层表面的第一导电多晶硅16；
通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的第一导电多晶硅16进行刻蚀，形成多晶硅层侧面端部6和栅氧化层侧面端部5；
在所述沟槽的剩余空间内部和所述外延层2表面淀积第二栅氧化层17；
刻蚀所述外延层表面的第二栅氧化层17，且刻蚀所述沟槽内的一部分第二栅氧化层17，形成栅氧化层底端部7，所述栅氧化层底端部7与所述栅氧化层侧面端部5相连；
在所述栅氧化层底端部7的上方，以及所述外延层表面淀积第二导电多晶硅(与所述第一导电多晶硅的掺杂类型相同，掺杂类型为N型掺杂或者P型掺杂，且掺杂元素和浓度相同)，通过回刻方式，将第一主面上的所述外延层的表面上的第二导电多晶硅刻蚀，形成多晶硅层顶端部8，所述多晶硅层顶端部8与所述多晶硅层侧面端部6相连，形成栅极导电多晶硅；
其中，所述栅氧化层底端部7的厚度值大于所述栅氧化层侧面端部5的厚度值，所述栅氧化层底端部7的厚度值大于所述多晶硅层顶端部8的厚度值，所述栅氧化层底端部7的厚度值小于所述沟槽的高度值，既形成的所述栅氧化层底端部的深度小于所述沟槽的深度。
通过掩膜光刻定义出阱区层，在第一主面上部注入第二导电类型离子，并通过推阱形成第二导电类型的阱区层10，且在所述阱区层10的上部且位于所述沟槽顶部四周形成第一导电类型的源极区层9；
在所述第一导电类型的源极区层9的上方淀积绝缘介质层11，用孔的掩膜版进行光刻定义出连线孔区域，再通过干法刻蚀形成接触孔12，然后注入形成第二导电类型杂质；
在所述绝缘介质层的上方淀积金属区层，然后通过掩膜光刻定义出金属线区域，并通过刻蚀工艺形成源区金属层14和栅区金属层13，再淀积一层二氧化硅和一层氮化硅，再通过掩膜光刻定义出金属线窗口区域，并通过干法刻蚀形成源极区和栅极区的窗口区域，其中，所述源区金属层14和所述栅区金属层13不接触，所述栅区金属层13通过所述接触孔内的金属与所述多晶硅层顶端部8接触，所述源区金属层14通过所述接触孔内的金属与所述第二导电类型阱区层10接触。
本发明提供的制造方法，能够制造出优化FOM值的沟槽功率MOS管器件。
本发明通过增大沟槽内部栅氧化层的厚度，制造出优化FOM值的沟槽功率MOS管器件，使得器件的栅漏电容Cgd被最大限度的减小，由于Qgd＝Cgd*Vds(漏极电压)，Qgd与Cgd成正比，所以，栅漏电容Cgd减小，则栅漏电荷Qgd减小，其中，栅漏电容Cgd由下面公式计算：Cgd＝KG(Cox*CS.M/(Cox+CS.M))，其中K为栅漏交互尺寸因子，一般为固定值，半导体电容CS.M只与栅氧化层下的耗尽层宽度有关，由公式可看出，栅漏电容Cgd与栅氧电容Cox成正比。一般栅氧电容Cox由下面公式计算：Cox＝KO*ε0*AG/Tox，其中KO为氧化层介电常数，ε0真空介电常数，AG数为MOS电容栅面积，因此栅氧化层越厚栅氧电容Cox越小，相应的栅漏电容Cgd越小，即降低了G到D的栅漏电荷Qgd，实现优化器件FOM值的目的。
本发明还有其他供选择的实施例，这里就不再做详细说明。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。
Claims (9)
1.一种优化FOM值的沟槽功率MOS管器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，其特征在于，还包括：
沟槽，其穿过所述第二导电类型阱区层，延伸至所述第一导电类型外延层的内部；
栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部和栅氧化层底端部；
多晶硅层，其包括多晶硅层侧面端部和多晶硅层顶端部，所述多晶硅层侧面端部与所述栅氧化层侧面端部接触，所述多晶硅层顶端部与所述栅氧化层底端部的上方接触；
源极区层，其位于所述第二导电类型阱区层的上方；
绝缘介质层，其位于所述源极区层的上方，所述绝缘介质层上开设有接触孔，所述接触孔延伸至所述第二导电类型阱区层；
金属区层，其位于所述绝缘介质层的上方，所述接触孔内设有金属；
其中，所述栅氧化层底端部的厚度值大于所述栅氧化层侧面端的厚度值，所述栅氧化层底端部的厚度值大于所述多晶硅层顶端部的厚度值，所述栅氧化层底端部的厚度值小于所述沟槽的高度值。
2.如权利要求1所述的优化FOM值的沟槽功率MOS管器件，其特征在于，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型相同。
3.如权利要求2所述的优化FOM值的沟槽功率MOS管器件，其特征在于，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型为N型掺杂或者P型掺杂。
4.如权利要求1所述的优化FOM值的沟槽功率MOS管器件，其特征在于，所述金属区层包括源区金属层和栅区金属层，所述源区金属层和所述栅区金属层不接触，所述栅区金属层通过所述接触孔与所述多晶硅层顶端部接触，所述源区金属层通过所述接触孔与所述第二导电类型阱区层接触。
5.一种如权利要求1至4中任意一项所述的优化FOM值的沟槽功率MOS管器件的制造方法，其特征在于，包括以下步骤：
提供第一导电类型的具有第一主面的外延层和第二主面的衬底层，将所述第二主面作为第一导电类型的漏极区；
刻蚀所述外延层，形成沟槽；
在所述沟槽的底部和两侧，以及外延层表面形成第一栅氧化层；
在所述第一栅氧化层上淀积第一导电多晶硅，再刻蚀位于所述外延层表面的第一导电多晶硅；
通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的第一导电多晶硅进行刻蚀，形成多晶硅层侧面端部和栅氧化层侧面端部；
在所述沟槽的剩余空间内部和所述外延层表面淀积第二栅氧化层；
刻蚀所述外延层表面的第二栅氧化层，且刻蚀所述沟槽内的一部分第二栅氧化层，形成栅氧化层底端部，所述栅氧化层底端部与所述栅氧化层侧面端部相连；
在所述栅氧化层底端部的上方，以及所述外延层表面淀积第二导电多晶硅，通过回刻方式，将所述外延层表面上的第二导电多晶硅刻蚀，形成多晶硅层顶端部，所述多晶硅层顶端部与所述多晶硅层侧面端部相连；
定义出第二导电类型的阱区层，且在所述阱区层的上部且位于所述沟槽顶部四周形成第一导电类型的源极区层；
在所述第一导电类型的源极区层的上方淀积绝缘介质层，并在所述绝缘介质层上开设接触孔；
在所述绝缘介质层的上方淀积金属区层；
其中，所述栅氧化层底端部的厚度值大于所述栅氧化层侧面端的厚度值，所述栅氧化层底端部的厚度值大于所述多晶硅层顶端部的厚度值，所述栅氧化层底端部的厚度值小于所述沟槽的高度值。
6.如权利要求5所述的制造方法，其特征在于，形成沟槽之前，还包括：
在位于第一主面的外延层上生长第一氧化层，通过掩膜光刻以及刻蚀，使所述第一氧化层形成硬掩膜；
以所述硬掩膜为阻挡层，刻蚀所述外延层，形成沟槽。
7.如权利要求5所述的制造方法，其特征在于，所述第一导电类型的外延层为轻掺杂半导体，所述第一导电类型的漏极区为重掺杂半导体。
8.如权利要求7所述的制造方法，其特征在于，所述多晶硅层侧面端部和所述多晶硅层顶端部的掺杂类型为N型掺杂或者P型掺杂。
9.如权利要求5所述的制造方法，其特征在于，所述金属区层包括源区金属层和栅区金属层，所述源区金属层和所述栅区金属层不接触，所述栅区金属层通过所述接触孔与所述多晶硅层顶端部接触，所述源区金属层通过所述接触孔与所述第二导电类型阱区层接触。
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Cited By (1)
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|---|---|---|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060049453A1 (en) * | 2002-12-14 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Vertical insulated gate transistor and manufacturing method |
| CN105118857A (zh) * | 2015-07-20 | 2015-12-02 | 青岛佳恩半导体有限公司 | 一种沟槽型功率mosfet的制造方法 |
| CN206116404U (zh) * | 2016-09-27 | 2017-04-19 | 西安后羿半导体科技有限公司 | 优化fom值的沟槽型金属氧化物半导体场效应管器件 |
-
2016
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060049453A1 (en) * | 2002-12-14 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Vertical insulated gate transistor and manufacturing method |
| CN105118857A (zh) * | 2015-07-20 | 2015-12-02 | 青岛佳恩半导体有限公司 | 一种沟槽型功率mosfet的制造方法 |
| CN206116404U (zh) * | 2016-09-27 | 2017-04-19 | 西安后羿半导体科技有限公司 | 优化fom值的沟槽型金属氧化物半导体场效应管器件 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106876450A (zh) * | 2017-03-06 | 2017-06-20 | 上海矽望电子科技有限公司 | 低栅漏电容的纵向场效应晶体管及其制造方法 |
| CN106876450B (zh) * | 2017-03-06 | 2023-08-29 | 济南安海半导体有限公司 | 低栅漏电容的纵向场效应晶体管及其制造方法 |
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