CN101692462A

CN101692462A - 一种垂直双扩散mos晶体管结构

Info

Publication number: CN101692462A
Application number: CN200910197166A
Authority: CN
Inventors: 刘宪周; 克里丝; 张雨
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-10-14
Filing date: 2009-10-14
Publication date: 2010-04-07

Abstract

一种垂直双扩散MOS晶体管结构，属于半导体器件领域，包括半导体衬底、外延层、源掺杂区、沟道区、栅氧化层以及多晶硅栅，并在多晶硅栅与栅氧化层之间、水平方向位于沟道区旁侧的位置增加了一厚度较厚的绝缘层，该绝缘层的引入，增加了多晶硅栅和外延层之间的相对距离，即增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的情况下，有效减小了器件的栅-漏电容，大大缩短了MOS晶体管开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，并降低其动态损耗，使器件性能有了很大提高。

Description

一种垂直双扩散MOS晶体管结构

技术领域

本发明涉及一种MOS晶体管结构，具体涉及一种垂直结构的双扩散MOS晶体管结构，属于半导体器件领域。

背景技术

在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。而DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

图1a为传统垂直双扩散MOS晶体管(简称VDMOS)100剖面结构示意图。如图1a所示，垂直双扩散MOS晶体管100在N⁺硅衬底110上生长一层N^-外延层120，电子由N⁺源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，多晶硅栅130和外延层120之间有一栅氧化层106，用于将多晶硅栅130和有源区隔开。

图1b为垂直双扩散MOS晶体管100单元结构内的寄生元件示意图，图1c为垂直双扩散MOS晶体管100带有寄生元件的等效电路图，如1b及图1c所示，漏极和源极短接时的输入电容Ciss＝Cgs+Cgd，栅极和源极短接时的输出电容Coss＝Cds+Cgd，而栅极和源极短接时的反向传输电容Crss＝Cgd，其中，反向传输电容Crss通常指米勒电容(Miller Capacitance)，是影响器件电压上升和回落时间以及开关延时的重要参数。

由于具有相对较高的开关速度且需要的功率较低，MOS晶体管，特别是垂直双扩散MOS晶体管(VDMOS)在开关领域中被广泛的使用。然而，MOS晶体管中的动态损耗占据了变换器总损失中较大的百分比，动态损耗与器件的上升和回落时间(rise and fall times)成正比，而器件的上升和回落时间又与器件的反向传输电容(即：栅-漏电容)，也就是米勒电容成比例。如图1a所示，由于在垂直双扩散MOS晶体管100中，其漏极101和栅极103大面积交叠，会产生较大的米勒电容，因此，由米勒电容所引起的动态损耗在垂直双扩散MOS晶体管中表现的尤为严重。

在现有技术中，降低MOS晶体管栅-漏电容Cgd的方法通常有两种：一种方法是减小栅极、漏极的面积，但该方法会带来较大的导通电阻Rds(on)，在增大开关损耗的同时，也会造成器件电流、电压等其他性能的下降；另一种方法是降低栅极和漏极的相对接触面积，通常采用的手段是对栅极采用一定的屏蔽技术，从而减小栅-漏的相对电容，在中国专利CN03817927.X中即提供了一包括一个屏蔽电极和一个开关电极的半导体栅结构，该结构虽在一定程度上降低了栅-漏的相对电容，但结构涉及工艺步骤较多，制备方法较复杂，增加了MOS晶体管的制造成本，此外，该结构中涉及到多层电介质层，其尺寸精度不易控制，对MOS晶体管的其他性能及MOS器件之间的相互集成有一定影响。

发明内容

本发明要解决的技术问题是，提供一种垂直双扩散MOS晶体管结构，有效降低MOS晶体管的栅-漏电容，从而降低开关过程中的动态损耗，提高器件性能。

为解决上述技术问题，本发明提供的垂直双扩散MOS晶体管结构包括：第一导电类型的半导体衬底，覆盖半导体衬底表面的第一导电类型的外延层，位于外延层内的第一导电类型的层状源掺杂区，位于外延层内并环绕源掺杂区的、第二导电类型的沟道区，覆盖外延层表面除源掺杂区外其他区域的栅氧化层，位于栅氧化层上表面且在水平方向上位于沟道区旁侧的绝缘层，覆盖绝缘层以及栅氧化层的多晶硅栅极，以及分别位于外延层表面和半导体衬底下表面的金属源电极和漏电极，其中，绝缘层与沟道区在水平方向上有一距离间隔。

本发明提供的垂直双扩散MOS晶体管结构中，多晶硅栅极侧壁覆盖一层侧间隙壁(Spacer)，该侧间隙壁(Spacer)为由正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。该垂直双扩散MOS晶体管结构中，栅氧化层的厚度为绝缘层的厚度D≥所述栅氧化层的厚度，且绝缘层与沟道区之间在水平方向的间隔距离为0.2μm～1μm。该结构中，绝缘层为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种组成的混合物，通过热氧化或化学气相淀积方法沉积。

本发明提供的垂直双扩散MOS晶体管结构中，半导体衬底的掺杂浓度大于外延层的掺杂浓度，此外，源掺杂区为重掺杂区域，其掺杂浓度约为1E21cm^-3，远大于外延层的掺杂浓度；沟道区为轻掺杂区域，其掺杂浓度约为1E17cm^-3。

作为较佳技术方案，第一半导体类型为N型，第二半导体类型为P型。

作为可选技术方案，第一半导体类型为P型，第二半导体类型为N型。

本发明的技术效果是，通过在沟道区旁侧、栅氧化层上方引入一厚度较厚的绝缘层，增加了多晶硅栅和外延层之间的相对距离，即相当于增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的前提下，减小了垂直双MOS晶体管的栅-漏电容(即：米勒电容)，大大缩短了MOS晶体管在开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，降低其动态损耗，使器件性能有了很大提高。

附图说明

图1a为传统垂直双扩散MOS晶体管剖面结构示意图；

图1b为垂直双扩散MOS晶体管单元结构内寄生元件示意图；

图1c为垂直双扩散MOS晶体管带有寄生元件的等效电路图；

图2为本发明提供的双扩散MOS晶体管剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图2为本发明提供的双扩散MOS晶体管剖面结构示意图。

如图2所示，垂直双扩散MOS晶体管200包括：第一导电类型的半导体衬底210；覆盖在半导体衬底210表面的第一导电类型的外延层220；位于外延层220内的第一导电类型的层状源掺杂区201和第二导电类型的沟道区202；覆盖外延层220表面除源掺杂区201外其他区域的栅氧化层203；位于栅氧化层203上表面且在水平方向上位于沟道区202旁侧的绝缘层205；覆盖绝缘层205以及栅氧化层203的多晶硅栅204；以及位于外延层220表面用于引出源电极211的金属层208，位于多晶硅栅204表面用于引出栅电极213的金属层209和位于半导体衬底210下表面用于引出漏电极212的金属层207。其中，源掺杂区201位于外延层220内且贴近其表面的位置，而沟道区202位于源掺杂区201下方且环绕整个源掺杂区201，位于栅氧化层203上表面的绝缘层205与沟道区202在水平方向上间隔一距离D。

在本具体实施方式中，垂直双扩散MOS晶体管结构200的多晶硅栅204的宽度W为10μm～20μm，且其侧壁覆盖有一层侧间隙壁(Spacer)206，该侧间隙壁(Spacer)206为由正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。在该垂直双扩散MOS晶体管结构200中，源掺杂区201的宽度为6μm～8μm，栅氧化层203的厚度为绝缘层205的厚度D≥栅氧化层203的的厚度，且绝缘层205与沟道区202在水平方向的间隔距离L为0.2μm～1μm，作为优选实施参数，通常选择绝缘层205的厚度

该结构中，绝缘层205为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种组成的混合物，通过热氧化或化学气相淀积方法沉积。

在本具体实施方式中，垂直双扩散MOS晶体管结构200所选用的半导体衬底210的掺杂浓度大于外延层220的掺杂浓度，此外，源掺杂区201为重掺杂区域，其掺杂浓度约为1E21cm^-3，远大于外延层220的掺杂浓度；沟道区202为轻掺杂区域，其掺杂浓度约为1E17cm^-3。此外，本具体实施方式中所涉及的覆盖多晶硅栅304侧壁的侧间隙壁(Spacer)206用于定义源掺杂区201的扩散区域，从而避免短沟道效应的发生。该侧间隙壁(Spacer)206结构的制备，可根据器件及工艺需要灵活设置。

作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型。即：在N+掺杂的半导体衬底210上外延一N-掺杂的外延层220，在外延层220内先后离子注入形成P-掺杂的沟道区202和N++掺杂的源掺杂区201，并在外延层220表面位于沟道区202旁侧的位置热氧化或化学气象淀积形成一厚度较厚的绝缘层205，之后在外延层220表面热氧化生长一栅氧化层203，栅氧化层203位于绝缘层205与外延层220之间，且覆盖了外延层220表面除源掺杂区201外的区域，由于绝缘层205的作用，栅氧化层203两端部分较厚，中间部分较薄，此后，在栅氧化层203及绝缘层205上淀积多晶硅栅极204，该垂直双扩散MOS晶体管结构200为NMOS晶体管。

作为又一实施例，第一半导体类型为P型，第二半导体类型为N型。即：在P+掺杂的半导体衬底210上外延一P-掺杂的外延层220，在外延层220内先后离子注入形成N-掺杂的沟道区202和P++掺杂的源掺杂区201，并在外延层220表面位于沟道区202旁侧的位置热氧化或化学气象淀积形成一厚度较厚的绝缘层205，之后在外延层220表面热氧化生长一栅氧化层203，栅氧化层203位于绝缘层205与外延层220之间，且覆盖了外延层220表面除源掺杂区201外的区域，由于绝缘层205的作用，栅氧化层203两端部分较厚，中间部分较薄，此后，在栅氧化层203及绝缘层205上淀积多晶硅栅极204，该垂直双扩散MOS晶体管结构200为PMOS晶体管。

作为最佳实施例的参数选择，垂直双扩散MOS晶体管200的多晶硅栅极204宽度W为15μm，源掺杂区201的宽度为7μm，掺杂浓度为1E21cm^-3，栅氧化层203的厚度为绝缘层205为热氧化生长的二氧化硅，其厚度D为

绝缘热层205与沟道区202在水平方向的间隔距离L为0.3μm～0.7μm，沟道区202的掺杂浓度为1E17cm^-3，且沟道区202中间区域的掺杂浓度较高，边缘区域的掺杂浓度较低。

该具体实施方式中，垂直双扩散MOS晶体管结构200的栅-漏电容主要由位于多晶硅栅204和半导体衬底210以及外延层220之间的栅氧化层203和绝缘层205所造成的，在MOS晶体管工作过程中，多晶硅栅204和第一半导体类型掺杂的外延层220分别充当电容器的两金属平板，而位于二者之间的栅氧化层203和绝缘层205则充当位于两金属平板之间的高介电常数介质，根据电容量的计算公式

其中：s为电容极板面积；d为极板间距离；k为静电力常量；ε为极板间所填充介质的介电常数。在栅氧化层203与多晶硅栅204之间引入一厚度较厚的绝缘层205，即相当于增大了电容极板多晶硅栅204和外延层220之间的距离，从而在不减小多晶硅栅204面积的前提下，既保证了较小的导通电阻，又减小了MOS晶体管的栅-漏电容(米勒电容)，减少了MOS晶体管开关过程中对反向传输电容C_rss(即：C_gd)的充放电时间，从而减小了MOS晶体管的上升和回落时间以及开关延时，大大降低了其动态损耗，使器件性能得到更进一步的提高。

此外，绝缘层205与沟道区202在水平方向上保持一定距离的间隔，即绝缘层205不覆盖沟道区202，在垂直双扩散MOS晶体管结构200中，沟道区202与多晶硅栅204之间仍只间隔一薄层栅氧化层203，厚度较厚的绝缘层205的引入，除减小MOS晶体管200的栅-漏电容外，不会对器件其他性能产生任何影响，很好的保证了垂直双MOS晶体管200的器件功能。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种垂直双扩散MOS晶体管结构，包括：

第一导电类型的半导体衬底；

覆盖所述半导体衬底上表面的第一导电类型的外延层；

位于所述外延层内并与外延层表面相邻接的第一导电类型的源掺杂区，所述源掺杂区为层状；

位于所述外延层内并环绕所述源掺杂区的、第二导电类型的沟道区；

覆盖所述外延层表面除所述源掺杂区外其他区域的栅氧化层；

位于所述外延层表面且与所述源掺杂区相邻接的金属源电极；

位于所述半导体衬底下表面的金属漏电极；

其特征在于，所述垂直双扩散MOS晶体管结构还包括：

位于所述栅氧化层上表面且在水平方向位于所述沟道区旁侧的绝缘层，所述绝缘层与所述沟道区在水平方向上有一间隔距离；

覆盖所述绝缘层以及所述栅氧化层的多晶硅栅。

2.根据权利要求1所述的垂直双扩散MOS晶体管结构，其特征在于，所述栅氧化层的厚度为

3.根据权利要求1所述的垂直双扩散MOS晶体管结构，其特征在于，所述绝缘层为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种组成的混合物，通过热氧化生长或化学气相淀积方法沉积。

4.根据权利要求3所述的垂直双扩散MOS晶体管结构，其特征在于，所述绝缘层的厚度D≥所述栅氧化层的厚度。

5.根据权利要求4所述的垂直双扩散MOS晶体管结构，其特征在于，所述绝缘层与所述沟道区在水平方向的间隔距离为0.2μm～1μm。

6.根据权利要求1所述的垂直双扩散MOS晶体管结构，其特征在于，所述多晶硅栅极侧壁覆盖一层侧间隙壁，所述侧间隙壁为由正硅酸乙酯热分解淀积的无定形二氧化硅。

7.根据权利要求1所述的垂直双扩散MOS晶体管结构，其特征在于，所述第一半导体类型为N型，所述第二半导体类型为P型。

8.根据权利要求1所述的垂直双扩散MOS晶体管结构，其特征在于，所述第一半导体类型为P型，所述第二半导体类型为N型。

9.根据权利要求1～8中任意一项所述的垂直双扩散MOS晶体管结构，其特征在于，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度，所述源掺杂区的掺杂浓度大于所述半导体衬底的掺杂浓度。