JP2004500716A - トレンチゲート電極を有する二重拡散金属酸化膜半導体トランジスタ及びその製造方法 - Google Patents
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Abstract
トレンチ二重拡散金属酸化膜半導体トランジスタセル１１０は、第１の伝導性タイプを有する基板１１１上に形成される。基板上には、第２の伝導性タイプを有するボディ領域１１５ａ、１１５ｂが形成されている。さらに、ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。さらに、トレンチの内壁には、絶縁層１１７が形成されている。この絶縁層は、界面１２９において連結される第１及び第２の部分１２５、１２７を有し、第１の部分は、第２の部分より厚く形成され、界面は、ボディ領域の底面１３３より浅く形成されている。トレンチ内には、絶縁層上に電極層１１８が形成される。また、トレンチに隣接して、第１の伝導性タイプを有するソース領域１１６ｂ、１１６ｃが形成されている。
Description
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、通常、電源集積回路用途（ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ａｐｐｌｉｃａｔｉｏｎｓ）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順電圧降下が要求される場合に、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に配設された２つ以上の個々のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により短絡され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより短絡されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、単位面積当たりの伝導率を最大にすることが望ましい。一方、個々のＤＭＯＳトランジスタは、通常、方形であり、オープンセル配列（ｏｐｅｎ ｃｅｌｌ ｇｅｏｍｅｔｒｙ）を有していても、クローズドセル配列（ｃｌｏｓｅｄ ｃｅｌｌ ｇｅｏｍｅｔｒｙ）を有していてもよい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄膜酸化層で覆われ、ポリシリコンで埋められており、これにより電流が妨害されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００５】
従来の低電圧トレンチＤＭＯＳトランジスタの断面を図１に示す。図１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃度にドープされた基板１１と、基板１１上に形成されたエピタキシャル層１２とを備える。エピタキシャル層１２は、基板１１より低濃度にドープされている。基板１１の底面には、金属層１３が形成されており、これにより、基板１１に電極１４が形成されている。当業者間で周知のように、ＤＭＯＳトランジスタ１０は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄと、ボディ領域１５ａ、１５ｂとを備える。エピタキシャル層１２は、ドレインとして機能する。基板１１には、ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１２には、ｎ型不純物が比較的低濃度にドープされている。ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、ｎ型不純物が比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１８が形成されており、このゲート電極１８は、ゲート電極１８が形成されたトレンチの底面及び側面に形成されたゲート誘電体層１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に侵入し、これにより低濃度にドープされたエピタキシャル層１２を通る電流値に対する抵抗を下げている。しかしながら、このような構造は、トランジスタのドレイン−ソース降伏電圧を制限してしまう。ドレイン電極１４は、基板１１の底面に接続されており、ソース電極２２は、ソース領域１６及びボディ領域１５に接続されており、ゲート電極１９は、トレンチに埋め込まれているポリシリコン１８に接続されている。
【０００６】
【発明が解決しようとする課題】
図１に示すＤＭＯＳトランジスタ１０においては、素子のオン抵抗とドレイン−ソース降伏電圧との間にトレードオフが存在する。すなわち、トレンチをより深く形成すると、トレンチの側壁に沿って蓄積層（ａｃｃｕｍｕｌａｔｉｏｎ ｌａｙｅｒ）が形成されるため、オン抵抗は下がる。一方、トレンチを深くすることにより、ドレイン−ソース降伏電圧が低下する。この理由は次の通りである。逆バイアス電圧が印加されることによってトレンチに沿って延びる空乏層は、基板とトレンチの底面との間の距離が減少するにつれて、拡散しなくなる。この結果、電界がトレンチの底部コーナに集中し、この部分でブレークダウンが生じる。トレンチの内壁に形成するゲート酸化層の厚さを増加させることにより、電界を弱めることができるが、これにより、素子のオン抵抗が高くなってしまう。
【０００７】
１９９２年、ＩＳＰＳＤ及びＩＣ学会会報（Ｐｒｏｃ．ｏｆ ＩＳＰＳＤ ＆ ＩＣ）第３００頁記載のワイ・ババ（Ｙ． Ｂａｂａ）他の論文には、オン抵抗が比較的低く、ドレイン−ソース降伏電圧が高いトレンチＤＭＯＳトランジスタが開示されている。このような特性を有するトランジスタは、トレンチの底部ではより厚いゲート酸化層が設けられ、トレンチの上部の側壁に沿ってはより薄いゲート酸化層が設けられた二重拡散ゲート酸化構造によって実現されている。このような構造により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフが最適化される。詳しくは、トレンチは、素子のオン抵抗が適切に低くなるように十分に深く形成され、トレンチの底部の電界を最も効果的に低減できるゲート酸化領域の厚さが増され、一方、ゲート酸化層の残りの領域は、オン抵抗が高くならないように、薄く形成される。
【０００８】
上述の文献に開示されるトレンチＤＭＯＳトランジスタでは、特にトランジスタセルの密度を高めるためにトレンチの幅が狭くなった場合、二重ゲート酸化構造を形成することが困難となるという制約がある。さらに、図１に示す素子では、ゲート容量が増え、ゲート電荷により、高速スイッチングでは、スイッチングロスが大きくなるという問題があった。
【０００９】
そこで、特にトランジスタセル密度を高めるためにトレンチを狭くしても、比較的容易に形成できる二重ゲート酸化構造を有するとともに、ゲート電荷を小さくすることによりスイッチングロスを低減できるトレンチＤＭＯＳトランジスタの実現が望まれている。
【００１０】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板上に形成される。基板上には、第２の伝導性タイプを有するボディ領域が形成されている。さらに、ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。さらに、トレンチの内壁には、絶縁層が形成されている。この絶縁層は、界面において連結される第１及び第２の部分を有し、第１の部分は、第２の部分より厚く形成され、界面は、ボディ領域の底面より浅く形成されている。トレンチ内には、絶縁層上に電極層が形成される。また、トレンチに隣接して、第１の伝導性タイプを有するソース領域が形成されている。
【００１１】
本発明の一具体例においては、界面は、ボディ領域の上面と底面の間の深さに位置するよう形成される。
【００１２】
本発明の一具体例においては、電極層は、ポリシリコン層として形成してもよい。これに代えて、電極層は、ポリシリコン層及び珪化物層を含んでいてもよい。
【００１３】
本発明の一具体例においては、絶縁層は、酸化層として形成してもよい。
【００１４】
また、本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、第１の伝導性タイプを有する基板上に形成された複数の個別のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有する。各トレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板上に形成される。基板上には、第２の伝導性タイプを有するボディ領域が形成されている。さらに、ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。さらに、トレンチの内壁には、絶縁層が形成されている。この絶縁層は、界面において連結される第１及び第２の部分を有し、第１の部分は、第２の部分より厚く形成され、界面は、ボディ領域の底面より浅く形成されている。トレンチ内には、絶縁層上に電極層が形成される。また、トレンチに隣接して、第１の伝導性タイプを有するソース領域が形成されている。
【００１５】
少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、クローズドセル配列を有していてもよい。これに代えて、少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、オープンセル配列を有していてもよい。
【００１６】
【発明の実施の形態】
上述したワイ・ババ（Ｙ． Ｂａｂａ）他の論文に開示されている二重酸化ゲート構造を有するＤＭＯＳトランジスタを図２に示す。このトレンチＤＭＯＳトランジスタ１１０は、高濃度にドープされた基板１１１を備え、基板１１１には、基板１１１より低濃度にドープされたエピタキシャル層１１２が形成されている。基板１１１の底面には、金属層１１３が形成されており、これにより、基板１１１に電極１１４が形成されている。さらに、ＤＭＯＳトランジスタ１１０は、ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄと、ボディ領域１１５ａ、１１５ｂとを備える。エピタキシャル層１１２は、ドレインとして機能する。図２に示す具体例では、基板１１１には、ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１１２には、ｎ型不純物が比較的低濃度にドープされている。ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄには、ｎ型不純物が比較的高濃度にドープされており、ボディ領域１１５ａ、１１５ｂには、ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１１８が形成されており、このゲート電極１１８は、ゲート電極１１８が形成されたトレンチの底面及び側面に形成されたゲート誘電体層１１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に侵入し、これにより低濃度にドープされたエピタキシャル層１２を通る電流に対する抵抗を下げている。しかしながら、上述のように、このような構造は、トランジスタのドレイン−ソース降伏電圧を制限してしまう。この問題は、トレンチの底部のゲート酸化層を厚くして厚い酸化層１２５を形成し、トレンチの上部におけるゲート酸化層を薄くして薄い酸化層１２７を形成することにより、解決される。図２に示すように、厚い酸化層１２５と薄い酸化層１２７との間の界面１２９は、エピタキシャル層１１２内に位置している。この構造により、トレンチ底部の電界が低減され、ドレイン−ソース降伏電圧を高くできるとともに、厚いゲート酸化層１２５がトレンチ全体に延びていないため、素子のオン抵抗を低いままに抑えることができる。さらに、周知の手法により、ドレイン電極１１４を基板１１１の背面に接続し、ソース電極１２２をソース領域１１６及びボディ領域１１５に接続し、ゲート電極１１９をトレンチに埋められたポリシリコン１１８に接続することにより、この素子が完成する。
【００１７】
図２に示す二重ゲート構造は、以下のような工程によって形成される。まず、エピタキシャル層１１２にソース領域１１６及びボディ領域１１５を拡散形成した後、エッチングによりトレンチを形成する。次に、化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により、厚いゲート酸化層１２５を蒸着させ、次に、トレンチに第１のポリシリコン層１３０を蒸着させる。次に、厚い酸化層１２５をボディ領域１１５より深い深さにエッチバックし、界面１２９を画定する。そして、薄い酸化層１２７を蒸着した後、第２のポリシリコン層１３１を蒸着する。第１及び第２のポリシリコン層１３０、１３１は、ゲート電極１１８を構成する。
【００１８】
ゲート酸化層１２５をエッチバックする工程は、トレンチの幅が狭く、深さが深い場合に困難である。すなわち、トレンチのアスペクト比が高くなると、エッチング処理が困難となる。この問題は、ウェットエッチングが採用され、深いトレンチにエッチング液を継続的に補給する（ｒｅｆｒｅｓｈ）ことが難しいために生じる。例えば、トレンチ幅が０．５ミクロン以下となると、図２に示すようなゲート構造を形成することは困難になる。
【００１９】
本願発明者らは、図２に示す二重ゲート構造を修正し、厚い酸化層１２５と薄い酸化層１２７との間の界面１２９の深さを、ボディ領域１１５ａ、１１５ｂの底面より浅くすることにより、上述した製造上の問題が解決されることを見出した。本発明の具体例を図３に示す。図２及び図３において、同様の要素に対しては共通の符号を付している。詳しくは、図３に示す本発明の具体例においては、界面１２９は、ボディ領域１１５の上面１３５と、ボディ領域１１５の底面１３３との間に位置する深さに形成されている。換言すれば、本発明に基づく構造においては、薄い酸化層１２７を形成する際に、厚い酸化層１２５を現実的には困難な深さまでエッチバックしなくてもよいように、界面１２９の深さを調整している。図３に示す構造に対し、図２に示す従来の構造では、界面１２９の深さは、ボディ領域１１５ａ、１１５ｂの深さではなく、エピタキシャル層１１２の深さに対応していた。
【００２０】
本発明に基づく構造では、薄い酸化層１２７を形成するためにエッチバックしなくてはならない厚い酸化層１２５の部分が、トレンチ内部の深い位置まで延びていないため、本発明に基づく構造は、従来の構造より容易に形成することができる。すなわち、本発明により、トレンチのアスペクト比が高い場合に生じる、厚い酸化層のエッチングに関する問題が解消され、したがって、エッチングに関する問題を生じさせることなく、トレンチの幅をより狭く形成することができる。さらに、本願発明者らは、本発明に基づく構造により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフがより最適に解決されることを見出した。本発明の重要な効果として、本発明では、酸化層全体のうち、厚い酸化層１２５によって占有されている部分が、図２に示す従来の構造に比べて大きくなっているため、オン抵抗に悪い影響を与えることなく、素子のゲート−ドレイン電荷、すなわち容量が低減されている。これにより、上述のように、素子のスイッチングロスが低減される。
【００２１】
図３に示す本発明に基づくＤＭＯＳトランジスタ素子は、従来のいかなる処理技術を用いて製造してもよい。例えば、二重ゲート構造は、図２を用いて上述し、及びワイ・ババ（Ｙ． Ｂａｂａ）他の論文に開示されている手法に基づいて形成してもよい。この文献に基づく手法によれば、薄い酸化層１２７を形成する際、厚い酸化層１２５は、エッチバックにより一部が削除され、続いてさらなる酸化層を蒸着させることにより薄い酸化層１２７が形成される。本発明は、この手法を採用してもよいが、これに代えて、厚い酸化層１２５をエッチバックすることのみにより薄い酸化層１２７を形成してもよい。この手法により、第２の蒸着工程を省略でき、及び厚い酸化層１２５及び薄い酸化層１２７を単一の蒸着工程で形成することができる。
【００２２】
本発明に基づく構造のゲート−ソース間に１０Ｖ及び４．５Ｖのバイアス電圧を印加した場合のオン抵抗（均一の酸化層厚７００Åに正規化）を測定するシミュレーションの結果を図４に示す。図４に示すグラフの横軸は、２μｍの深さを有するトレンチ内の界面１２９の位置を表わしている。すなわち、深さ０μｍは、薄い酸化層を有さない構造に対応し、深さ２μｍは、厚い酸化層を有さない構造に対応する。図４から、ボディ領域１１５以下の深さに界面１２９を設けても、大きな利益が得られないことがわかる。すなわち、このレベル以下では、界面１２９をボディ領域１１５の上面１３５と底面１３３の間の深さに設けた場合と比べて、オン抵抗は実質的に下がっていない。一方、界面１２９をボディ領域１１５の上面１３５より上の深さに設けた場合、低いゲート−ソース電圧に対してオン抵抗が大幅に増加する。
【００２３】
本発明の変形例においては、薄い酸化層１２７の次に蒸着されるゲート電極の第２のポリシリコン層１３１をポリシリコンではなく珪化物（ｓｉｌｉｃｉｄｅ）により形成してもよい。また、第１のポリシリコン層１３０、又は第１及び第２のポリシリコン層１３０、１３１に代えて、珪化物層を形成してもよい。珪化物は、ポリシリコンに比べて抵抗値が低く、したがって、スイッチングロスの低減に貢献する。すなわち、これらの変形例として示すＤＭＯＳトランジスタ素子では、スイッチング速度が向上する。
【００２４】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆のトレンチＤＭＯＳにも同様に適用することができる。
【図面の簡単な説明】
【図１】
従来のＤＭＯＳトランジスタの断面図である。
【図２】
二重ゲート構造を採用した従来のＤＭＯＳトランジスタの断面図である。
【図３】
本発明に基づくＤＭＯＳトランジスタの断面図である。
【図４】
図３に示すＤＭＯＳトランジスタのゲートとソースの間に１０Ｖ及び４．５Ｖの逆バイアスを印加してオン抵抗を測定したシミュレーション結果を示す図である。
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、通常、電源集積回路用途（ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ａｐｐｌｉｃａｔｉｏｎｓ）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順電圧降下が要求される場合に、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に配設された２つ以上の個々のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により短絡され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより短絡されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、単位面積当たりの伝導率を最大にすることが望ましい。一方、個々のＤＭＯＳトランジスタは、通常、方形であり、オープンセル配列（ｏｐｅｎ ｃｅｌｌ ｇｅｏｍｅｔｒｙ）を有していても、クローズドセル配列（ｃｌｏｓｅｄ ｃｅｌｌ ｇｅｏｍｅｔｒｙ）を有していてもよい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄膜酸化層で覆われ、ポリシリコンで埋められており、これにより電流が妨害されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００５】
従来の低電圧トレンチＤＭＯＳトランジスタの断面を図１に示す。図１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃度にドープされた基板１１と、基板１１上に形成されたエピタキシャル層１２とを備える。エピタキシャル層１２は、基板１１より低濃度にドープされている。基板１１の底面には、金属層１３が形成されており、これにより、基板１１に電極１４が形成されている。当業者間で周知のように、ＤＭＯＳトランジスタ１０は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄと、ボディ領域１５ａ、１５ｂとを備える。エピタキシャル層１２は、ドレインとして機能する。基板１１には、ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１２には、ｎ型不純物が比較的低濃度にドープされている。ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、ｎ型不純物が比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１８が形成されており、このゲート電極１８は、ゲート電極１８が形成されたトレンチの底面及び側面に形成されたゲート誘電体層１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に侵入し、これにより低濃度にドープされたエピタキシャル層１２を通る電流値に対する抵抗を下げている。しかしながら、このような構造は、トランジスタのドレイン−ソース降伏電圧を制限してしまう。ドレイン電極１４は、基板１１の底面に接続されており、ソース電極２２は、ソース領域１６及びボディ領域１５に接続されており、ゲート電極１９は、トレンチに埋め込まれているポリシリコン１８に接続されている。
【０００６】
【発明が解決しようとする課題】
図１に示すＤＭＯＳトランジスタ１０においては、素子のオン抵抗とドレイン−ソース降伏電圧との間にトレードオフが存在する。すなわち、トレンチをより深く形成すると、トレンチの側壁に沿って蓄積層（ａｃｃｕｍｕｌａｔｉｏｎ ｌａｙｅｒ）が形成されるため、オン抵抗は下がる。一方、トレンチを深くすることにより、ドレイン−ソース降伏電圧が低下する。この理由は次の通りである。逆バイアス電圧が印加されることによってトレンチに沿って延びる空乏層は、基板とトレンチの底面との間の距離が減少するにつれて、拡散しなくなる。この結果、電界がトレンチの底部コーナに集中し、この部分でブレークダウンが生じる。トレンチの内壁に形成するゲート酸化層の厚さを増加させることにより、電界を弱めることができるが、これにより、素子のオン抵抗が高くなってしまう。
【０００７】
１９９２年、ＩＳＰＳＤ及びＩＣ学会会報（Ｐｒｏｃ．ｏｆ ＩＳＰＳＤ ＆ ＩＣ）第３００頁記載のワイ・ババ（Ｙ． Ｂａｂａ）他の論文には、オン抵抗が比較的低く、ドレイン−ソース降伏電圧が高いトレンチＤＭＯＳトランジスタが開示されている。このような特性を有するトランジスタは、トレンチの底部ではより厚いゲート酸化層が設けられ、トレンチの上部の側壁に沿ってはより薄いゲート酸化層が設けられた二重拡散ゲート酸化構造によって実現されている。このような構造により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフが最適化される。詳しくは、トレンチは、素子のオン抵抗が適切に低くなるように十分に深く形成され、トレンチの底部の電界を最も効果的に低減できるゲート酸化領域の厚さが増され、一方、ゲート酸化層の残りの領域は、オン抵抗が高くならないように、薄く形成される。
【０００８】
上述の文献に開示されるトレンチＤＭＯＳトランジスタでは、特にトランジスタセルの密度を高めるためにトレンチの幅が狭くなった場合、二重ゲート酸化構造を形成することが困難となるという制約がある。さらに、図１に示す素子では、ゲート容量が増え、ゲート電荷により、高速スイッチングでは、スイッチングロスが大きくなるという問題があった。
【０００９】
そこで、特にトランジスタセル密度を高めるためにトレンチを狭くしても、比較的容易に形成できる二重ゲート酸化構造を有するとともに、ゲート電荷を小さくすることによりスイッチングロスを低減できるトレンチＤＭＯＳトランジスタの実現が望まれている。
【００１０】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板上に形成される。基板上には、第２の伝導性タイプを有するボディ領域が形成されている。さらに、ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。さらに、トレンチの内壁には、絶縁層が形成されている。この絶縁層は、界面において連結される第１及び第２の部分を有し、第１の部分は、第２の部分より厚く形成され、界面は、ボディ領域の底面より浅く形成されている。トレンチ内には、絶縁層上に電極層が形成される。また、トレンチに隣接して、第１の伝導性タイプを有するソース領域が形成されている。
【００１１】
本発明の一具体例においては、界面は、ボディ領域の上面と底面の間の深さに位置するよう形成される。
【００１２】
本発明の一具体例においては、電極層は、ポリシリコン層として形成してもよい。これに代えて、電極層は、ポリシリコン層及び珪化物層を含んでいてもよい。
【００１３】
本発明の一具体例においては、絶縁層は、酸化層として形成してもよい。
【００１４】
また、本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、第１の伝導性タイプを有する基板上に形成された複数の個別のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有する。各トレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板上に形成される。基板上には、第２の伝導性タイプを有するボディ領域が形成されている。さらに、ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。さらに、トレンチの内壁には、絶縁層が形成されている。この絶縁層は、界面において連結される第１及び第２の部分を有し、第１の部分は、第２の部分より厚く形成され、界面は、ボディ領域の底面より浅く形成されている。トレンチ内には、絶縁層上に電極層が形成される。また、トレンチに隣接して、第１の伝導性タイプを有するソース領域が形成されている。
【００１５】
少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、クローズドセル配列を有していてもよい。これに代えて、少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、オープンセル配列を有していてもよい。
【００１６】
【発明の実施の形態】
上述したワイ・ババ（Ｙ． Ｂａｂａ）他の論文に開示されている二重酸化ゲート構造を有するＤＭＯＳトランジスタを図２に示す。このトレンチＤＭＯＳトランジスタ１１０は、高濃度にドープされた基板１１１を備え、基板１１１には、基板１１１より低濃度にドープされたエピタキシャル層１１２が形成されている。基板１１１の底面には、金属層１１３が形成されており、これにより、基板１１１に電極１１４が形成されている。さらに、ＤＭＯＳトランジスタ１１０は、ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄと、ボディ領域１１５ａ、１１５ｂとを備える。エピタキシャル層１１２は、ドレインとして機能する。図２に示す具体例では、基板１１１には、ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１１２には、ｎ型不純物が比較的低濃度にドープされている。ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄには、ｎ型不純物が比較的高濃度にドープされており、ボディ領域１１５ａ、１１５ｂには、ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１１８が形成されており、このゲート電極１１８は、ゲート電極１１８が形成されたトレンチの底面及び側面に形成されたゲート誘電体層１１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に侵入し、これにより低濃度にドープされたエピタキシャル層１２を通る電流に対する抵抗を下げている。しかしながら、上述のように、このような構造は、トランジスタのドレイン−ソース降伏電圧を制限してしまう。この問題は、トレンチの底部のゲート酸化層を厚くして厚い酸化層１２５を形成し、トレンチの上部におけるゲート酸化層を薄くして薄い酸化層１２７を形成することにより、解決される。図２に示すように、厚い酸化層１２５と薄い酸化層１２７との間の界面１２９は、エピタキシャル層１１２内に位置している。この構造により、トレンチ底部の電界が低減され、ドレイン−ソース降伏電圧を高くできるとともに、厚いゲート酸化層１２５がトレンチ全体に延びていないため、素子のオン抵抗を低いままに抑えることができる。さらに、周知の手法により、ドレイン電極１１４を基板１１１の背面に接続し、ソース電極１２２をソース領域１１６及びボディ領域１１５に接続し、ゲート電極１１９をトレンチに埋められたポリシリコン１１８に接続することにより、この素子が完成する。
【００１７】
図２に示す二重ゲート構造は、以下のような工程によって形成される。まず、エピタキシャル層１１２にソース領域１１６及びボディ領域１１５を拡散形成した後、エッチングによりトレンチを形成する。次に、化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により、厚いゲート酸化層１２５を蒸着させ、次に、トレンチに第１のポリシリコン層１３０を蒸着させる。次に、厚い酸化層１２５をボディ領域１１５より深い深さにエッチバックし、界面１２９を画定する。そして、薄い酸化層１２７を蒸着した後、第２のポリシリコン層１３１を蒸着する。第１及び第２のポリシリコン層１３０、１３１は、ゲート電極１１８を構成する。
【００１８】
ゲート酸化層１２５をエッチバックする工程は、トレンチの幅が狭く、深さが深い場合に困難である。すなわち、トレンチのアスペクト比が高くなると、エッチング処理が困難となる。この問題は、ウェットエッチングが採用され、深いトレンチにエッチング液を継続的に補給する（ｒｅｆｒｅｓｈ）ことが難しいために生じる。例えば、トレンチ幅が０．５ミクロン以下となると、図２に示すようなゲート構造を形成することは困難になる。
【００１９】
本願発明者らは、図２に示す二重ゲート構造を修正し、厚い酸化層１２５と薄い酸化層１２７との間の界面１２９の深さを、ボディ領域１１５ａ、１１５ｂの底面より浅くすることにより、上述した製造上の問題が解決されることを見出した。本発明の具体例を図３に示す。図２及び図３において、同様の要素に対しては共通の符号を付している。詳しくは、図３に示す本発明の具体例においては、界面１２９は、ボディ領域１１５の上面１３５と、ボディ領域１１５の底面１３３との間に位置する深さに形成されている。換言すれば、本発明に基づく構造においては、薄い酸化層１２７を形成する際に、厚い酸化層１２５を現実的には困難な深さまでエッチバックしなくてもよいように、界面１２９の深さを調整している。図３に示す構造に対し、図２に示す従来の構造では、界面１２９の深さは、ボディ領域１１５ａ、１１５ｂの深さではなく、エピタキシャル層１１２の深さに対応していた。
【００２０】
本発明に基づく構造では、薄い酸化層１２７を形成するためにエッチバックしなくてはならない厚い酸化層１２５の部分が、トレンチ内部の深い位置まで延びていないため、本発明に基づく構造は、従来の構造より容易に形成することができる。すなわち、本発明により、トレンチのアスペクト比が高い場合に生じる、厚い酸化層のエッチングに関する問題が解消され、したがって、エッチングに関する問題を生じさせることなく、トレンチの幅をより狭く形成することができる。さらに、本願発明者らは、本発明に基づく構造により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフがより最適に解決されることを見出した。本発明の重要な効果として、本発明では、酸化層全体のうち、厚い酸化層１２５によって占有されている部分が、図２に示す従来の構造に比べて大きくなっているため、オン抵抗に悪い影響を与えることなく、素子のゲート−ドレイン電荷、すなわち容量が低減されている。これにより、上述のように、素子のスイッチングロスが低減される。
【００２１】
図３に示す本発明に基づくＤＭＯＳトランジスタ素子は、従来のいかなる処理技術を用いて製造してもよい。例えば、二重ゲート構造は、図２を用いて上述し、及びワイ・ババ（Ｙ． Ｂａｂａ）他の論文に開示されている手法に基づいて形成してもよい。この文献に基づく手法によれば、薄い酸化層１２７を形成する際、厚い酸化層１２５は、エッチバックにより一部が削除され、続いてさらなる酸化層を蒸着させることにより薄い酸化層１２７が形成される。本発明は、この手法を採用してもよいが、これに代えて、厚い酸化層１２５をエッチバックすることのみにより薄い酸化層１２７を形成してもよい。この手法により、第２の蒸着工程を省略でき、及び厚い酸化層１２５及び薄い酸化層１２７を単一の蒸着工程で形成することができる。
【００２２】
本発明に基づく構造のゲート−ソース間に１０Ｖ及び４．５Ｖのバイアス電圧を印加した場合のオン抵抗（均一の酸化層厚７００Åに正規化）を測定するシミュレーションの結果を図４に示す。図４に示すグラフの横軸は、２μｍの深さを有するトレンチ内の界面１２９の位置を表わしている。すなわち、深さ０μｍは、薄い酸化層を有さない構造に対応し、深さ２μｍは、厚い酸化層を有さない構造に対応する。図４から、ボディ領域１１５以下の深さに界面１２９を設けても、大きな利益が得られないことがわかる。すなわち、このレベル以下では、界面１２９をボディ領域１１５の上面１３５と底面１３３の間の深さに設けた場合と比べて、オン抵抗は実質的に下がっていない。一方、界面１２９をボディ領域１１５の上面１３５より上の深さに設けた場合、低いゲート−ソース電圧に対してオン抵抗が大幅に増加する。
【００２３】
本発明の変形例においては、薄い酸化層１２７の次に蒸着されるゲート電極の第２のポリシリコン層１３１をポリシリコンではなく珪化物（ｓｉｌｉｃｉｄｅ）により形成してもよい。また、第１のポリシリコン層１３０、又は第１及び第２のポリシリコン層１３０、１３１に代えて、珪化物層を形成してもよい。珪化物は、ポリシリコンに比べて抵抗値が低く、したがって、スイッチングロスの低減に貢献する。すなわち、これらの変形例として示すＤＭＯＳトランジスタ素子では、スイッチング速度が向上する。
【００２４】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆のトレンチＤＭＯＳにも同様に適用することができる。
【図面の簡単な説明】
【図１】
従来のＤＭＯＳトランジスタの断面図である。
【図２】
二重ゲート構造を採用した従来のＤＭＯＳトランジスタの断面図である。
【図３】
本発明に基づくＤＭＯＳトランジスタの断面図である。
【図４】
図３に示すＤＭＯＳトランジスタのゲートとソースの間に１０Ｖ及び４．５Ｖの逆バイアスを印加してオン抵抗を測定したシミュレーション結果を示す図である。
Claims (17)
- 第１の伝導性タイプを有する基板と、
上記基板に形成された、第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層であって、界面において連結される第１及び第２の部分を有し、該第１の部分は、該第２の部分より厚く形成され、該界面は、上記ボディ領域の底面より浅く形成されている絶縁層と、
上記トレンチ内において、上記絶縁層上に形成された電極層と、
上記トレンチに隣接して形成された、第１の伝導性タイプを有するソース領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタセル。 - 上記基板の上記ボディ領域とは反対側の面に露出するドレイン電極を備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記電極層は、ポリシリコン層を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記界面は、上記ボディ領域の上面と底面の間の深さに位置することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記電極層は、ポリシリコン層及び珪化物層を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 第１の伝導性タイプを有する基板上に形成された複数の個別のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体において、該各トレンチ二重拡散金属酸化膜半導体トランジスタセルは、
第１の伝導性タイプを有する基板と、
上記基板に形成された、第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層であって、界面において連結される第１及び第２の部分を有し、該第１の部分は、該第２の部分より厚く形成され、該界面は、上記ボディ領域の底面より浅く形成されている絶縁層と、
上記トレンチ内において、上記絶縁層上に形成された電極層と、
上記トレンチに隣接して形成された、第１の伝導性タイプを有するソース領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。 - 上記基板の上記ボディ領域とは反対側の面に露出するドレイン電極を備える請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記絶縁層は、酸化層であることを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記電極層は、ポリシリコン層を含むことを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記界面は、上記ボディ領域の上面と底面の間の深さに位置することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記電極層は、ポリシリコン層及び珪化物層を含むことを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、クローズドセル配列を有することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタのセルは、オープンセル配列を有することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
- 第１の伝導性タイプを有する基板と、第２の伝導性タイプを有するボディ領域と、該ボディ領域及び基板に形成されたトレンチとを有する部材を準備するステップと、
上記トレンチの内壁に、界面において連結される第１及び第２の部分を有し、該第１の部分は、該第２の部分より厚く形成され、該界面は、上記ボディ領域の底面より浅く形成されている絶縁層を蒸着させるステップと、
上記トレンチ内に電極層を形成するステップと、
上記ボディ領域に第１の伝導性タイプを有するソース領域を形成するステップとを有するトレンチ二重拡散金属酸化膜半導体トランジスタの製造方法。 - 上記界面が上記ボディ領域の上面と底面の間の深さに位置するように上記絶縁層を蒸着させることを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体トランジスタの製造方法。
- 上記絶縁層を蒸着させるステップ及び電極層を形成するステップは、
第１の絶縁層を蒸着させるステップと、
第１の電極層を蒸着させるステップと、
上記第１の絶縁層の一部をエッチングし、上記絶縁層の第１及び第２の部分を画定するステップと、
上記第１の電極層上に第２の電極層を蒸着させ、該第１及び第２の電極層により上記電極層を形成するステップとを有する請求項１５記載のトレンチ二重拡散金属酸化膜半導体トランジスタの製造方法。
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