KR20020081458A - 이중 게이트 구조를 구비하는 트렌치 ｄｍｏｓ 트랜지스터 - Google Patents

이중 게이트 구조를 구비하는 트렌치 ｄｍｏｓ 트랜지스터 Download PDF

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KR20020081458A
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Abstract

제 1 전도성 유형의 기판 상에 형성되는 트렌치 DMOS 트랜지스터 셀이 제공된다. 제 2 전도성 유형을 갖는 바디 영역은 기판 상에 위치한다. 적어도 하나의 트렌치는 바디 영역 및 기판을 통해 연장한다. 절연층은 트렌치의 경계를 정한다. 절연층은 경계면에서 서로 접촉하는 제 1 및 제 2 부분을 포함한다. 절연층의 제 1 부분은 제 2 부분보다 더 두꺼운 층 두께를 갖는다. 경계면은 바디 영역의 하부 경계보다 위의 깊이에 위치한다. 전도 전극은, 절연층 위에 놓이도록 트렌치에서 형성된다. 제 1 전도성 유형의 소스 영역은 트렌티에 인접한 바디 영역에서 형성된다.

Description

이중 게이트 구조를 구비하는 트렌치 ＤＭＯＳ 트랜지스터{TRENCH DMOS TRANSISTOR HAVING A DOUBLE GATE STRUCTURE}
DMOS(Double diffused MOS: 이중 확산 MOS) 트랜지스터는, 트랜지스터 영역을 형성하기 위해 동일한 에지(edge)에 정렬된 2개의 순차적인 확산 단계(diffusion step)를 사용하는 일종의 MOSFET(Metal On Semiconductor Field Effect Transistor)이다. DMOS 트랜지스터는 일반적으로 고전압을 제공하기 위한 전력 트랜지스터, 전력 집적 회로 응용을 위한 고전류 디바이스로서 사용된다. DMOS 트랜지스터는, 낮은 순방향 전압 강하가 필요할 때 단위 면적당 더 높은 전류를 제공한다.
전형적인 이산 DMOS 회로는 병렬로 제작되는 2개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별적인 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하는 한편, 그 소스는 금속과 함께 모두 단락(shorted)되고, 그 게이트는 폴리실리콘에 의해 함께 단락된다. 따라서, 심지어 이산 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성될지라도, 마치 단일의 대용량 트랜지스터인 것처럼 동작한다. 이산 DMOS 회로에 대해, 트랜지스터 매트릭스가 게이트에 의해 턴 온될 때 단위 면적당 전도율을 최대화하는 것이 바람직하다. 개별적인 DMOS 트랜지스터 셀이 일반적으로 직사각형의 형태이지만, 상기 DMOS 트랜지스터 셀은 일반적으로 개방 또는 폐쇄된 셀의 기하학적 구조(geometry)를 가질 수 있다.
하나의 특정한 유형의 DMOS 트랜지스터는 소위 트렌치 DMOS 트랜지스터인데, 여기서 채널은 수직으로 형성되고, 게이트는 소스와 드레인 사이에서 연장하는 트렌치에서 형성된다. 얇은 산화층으로 경계가 정해지고(lined) 폴리실리콘으로 채워지는 트렌치는 전류 흐름을 덜 억제시키고, 이를 통해 특정 온-저항(on-resistance)의 더 낮은 값을 제공한다. 트렌치 DMOS 트랜지스터의 예는 미국 특허 번호(제 5,072,266호, 제 5,541,425호, 및 제 5,866,931호)에 기재되어 있다.
일례는, 도 1의 단면도에 도시된 종래 기술의 저전압 트렌치 DMOS 트랜지스터이다. 도 1에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(10)는 강하게 도핑된(heavily doped) 기판(11)을 포함하는데, 상기 강하게 도핑된 기판(11) 위에 애피택셜(epitaxial) 층(12)이 형성되고, 상기 애피택셜 층(12)은 기판(11)보다 더 약하게 도핑(lightly doped)된다. 금속 층(13)은 기판(11)의 하부에 형성되고, 이것은 전기 접점(14)이 기판(11)에 전류가 통하도록(made) 한다. 당업자에게 알려진 바와 같이, DMOS 트랜지스터는 또한 소스 영역(16a, 16b, 16c, 16d) 및 바디 영역(15a 및 15b)을 포함한다. 애피택셜 영역(12)은 드레인의 역할을 한다. 기판(11)은 N-형 불순물로 비교적 강하게(highly) 도핑되고, 애피택셜 층(12)은 N형 불순물로 비교적 약하게 도핑되고, 소스 영역(16a, 16b, 16c, 16d)은 N형 불순물로 비교적 강하게 도핑되고, 바디 영역(15a 및 15b)은 P형 불순물로 비교적 강하게 도핑된다. 도핑된 다결정 실리콘 게이트 전극(18)은 트렌치 내에서 형성되고, 게이트 전극(18)을 포함하는 트렌치의 하부 및 측면 상에 형성된 게이트 유전층(17)에 의해 다른 영역으로부터 전기적으로 절연된다. 트렌치는, 약하게 도핑된 애피택셜 층(12)을 통하는 캐리어(carrier)의 흐름에 의해 야기된 임의의 저항을 감소시키기 위해 강하게 도핑된 기판(11)으로 연장하지만, 이러한 구조는 트랜지스터의 드레인-소스 항복(breakdown) 전압을 또한 한정한다. 드레인 전극(14)은 기판(11)의 배면(back surface)에 연결되고, 소스 전극(22)은 소스 영역(16) 및 바디 영역(15)에 연결되고, 게이트 전극(19)은 트렌치를 채우는 폴리실리콘(18)에 연결된다.
도 1에 도시된 DMOS 트랜지스터에서, 디바이스의 온-저항과 드레인-소스 항복 전압 사이에 트레이드-오프(trade-off)가 있다. 트렌치의 깊이가 증가함에 따라, 온-저항은 감소하는데, 그 이유는 축적(accumulation) 층이 트렌치의 측면 벽부(side-wall)에 따라 형성되기 때문이다. 그러나, 드레인-소스 항복 전압은 트렌치 깊이가 증가하면서 감소한다. 이러한 경향이 발생하는 이유는, 트렌치의 하부와 기판 사이의 거리가 감소함에 따라, 역방향 바이어스 전압을 인가하는 중에 트렌치에 따라 연장하는 공핍(depletion) 층이 확장할 수 없기 때문이다. 그 결과, 전기장은 트렌치의 하부 코너(bottom coner)에 집중되어, 이 지점에서 항복이 발생한다. 트렌치의 경계를 정하는 게이트 산화층의 두께를 증가시킴으로써 전기장이 감소될 수 있을지라도, 이것은 디바이스의 온-저항에 역효과를 끼친다.
1992년, 와이. 바바(Y. Baba) 등의, ISPSD & IC의 Proc, p300은 비교적 낮은 온-저항 및 높은 드레인-소스 항복 전압을 갖는 트렌치 DMOS 트랜지스터를 기재한다. 그러한 특성을 갖는 트랜지스터는, 트렌치 하부에 있는 더 두꺼운 게이트 산화층, 및 트렌치 상부의 측면 벽부를 따라 더 얇은 게이트 산화층을 구비하는 이중 게이트 산화 구조를 제공함으로써 달성된다. 이러한 배열은 디바이스의 온-저항과 드레인-소스 항복 전압 사이에 더욱 최적의 트레이드-오프를 제공한다. 특히, 트렌치가 충분히 깊어서 디바이스의 온-저항이 적절하게 낮을지라도, 게이트 산화 영역의 두께는 증가하는데, 여기서 트렌치 하부에서의 전기장을 가장 효과적으로 감소시킬 수 있다. 그러나, 게이트 산화층의 나머지 부분은 감소된 두께를 가지므로, 온-저항은 최소한의 영향을 받는다(minimally impacted).
전술한 참고 문헌에 도시된 트렌치 DMOS 트랜지스터의 한계는, 특히 트렌치의 폭이 좁아질 때 높은 트랜지스터 셀 밀도에서 이중 게이트 산화 구조를 제조하는 것이 어려울 수 있다는 것이다. 도 1에 도시된 디바이스의 다른 한계는, 고속의 스위칭 속도에서, 스위칭 손실이 게이트 전하로 인해 비교적 커지고, 이것이 증가된 커패시턴스를 초래한다는 것이다.
따라서, 특히 트렌치가 좁을 때 높은 트렌치 셀 밀도에서 비교적 간단히 제조할 수 있고, 스위칭 손실을 감소시키기 위해 감소된 게이트 전하를 갖는, 이중 게이트 산화 구조를 구비하는 트렌치 DMOS 트랜지스터를 제공하는 것이 바람직하다.
본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것으로, 더 구체적으로 트렌치(trench) 구조를 구비하는 DMOS 트랜지스터에 관한 것이다.
도 1은, 종래의 DMOS 트랜지스터에 대한 단면도.
도 2는, 이중 게이트 구조를 사용하는 또 다른 종래의 DMOS 트랜지스터에 대한 단면도.
도 3은, 본 발명에 따라 구성된 DMOS 트랜지스터의 일실시예에 대한 단면도.
도 4는, 게이트와 소스 사이에 인가된 역방향 바이어스가 10V 및 4.5V일 때 도 3에 도시된 DMOS 트랜지스터에 대한 온-저항을 보여주는 시뮬레이션을 도시한 도면.
본 발명에 따라, 트렌치 DMOS 트랜지스터 셀은 제 1 전도성 유형의 기판 상에 형성된다. 제 2 전도성 유형을 갖는 바디 영역은 기판 상에 위치한다. 적어도 하나의 트렌치는 바디 영역 및 기판을 통해 연장한다. 절연층은 트렌치의 경계를 정한다. 절연층은 경계면(interface)에서 서로 접촉하는 제 1 및 제 2 부분을 포함한다. 절연층의 제 1 부분은 제 2 부분보다 더 두꺼운 층 두께를 갖는다. 경계면은 바디 영역의 하부 경계(boundary)보다 위의 깊이에 위치한다. 전도 전극은 절연층 위에 놓이도록 트렌치에 형성된다. 제 1 전도성 유형의 소스 영역은 트렌치에 인접한 바디 영역에 형성된다.
본 발명의 하나의 양상에 따라, 경계면은 바디 영역의 상부 경계와 하부 경계 사이의 깊이에 위치한다.
본 발명의 다른 양상에 따라, 전도 전극은 폴리실리콘으로부터 형성된다. 대안적으로, 전도 전극은 그 전부 또는 일부분이 규소 화합물(silicide)로 형성될 수 있다.
본 발명의 또 다른 양상에 따라, 절연층은 산화 층이다.
본 발명의 다른 양상에 따라, 트렌치 DMOS 트랜지스터 구조가 제공되는데, 상기 구조는 제 1 전도성 유형의 기판 상에 형성된 복수의 개별적인 트렌치 DMOS 트랜지스터 셀을 포함한다. 개별적인 트렌치 DMOS 트랜지스터 셀 각각은 바디 영역을 포함하는데, 상기 바디 영역은 제 2 전도성 유형이고, 기판 상에 위치한다. 적어도 하나의 트렌치는 바디 영역 및 기판을 통해 연장한다. 절연층은 트렌치의 경계를 정한다. 절연층은 경계에서 서로 접촉하는 제 1 및 제 2 부분을 포함한다. 절연층의 제 1 부분은 제 2 부분보다 더 두꺼운 층 두께를 갖는다. 경계면은 바디 영역의 하부 경계보다 위의 깊이에 위치한다. 전도 전극은 절연층 위에 놓이도록 트렌치에서 형성된다. 제 1 전도성 유형의 소스 영역은 트렌치에 인접한 바디 영역에서 형성된다.
본 발명의 또 다른 양상에 따라, 적어도 하나의 개별적인 트렌치 DMOS 트랜지스터 셀은 개방된 셀의 기하학적 구조를 갖는다.
도 2는, 와이. 바바 등에 의한 전술한 참고 문헌에 기재된 이중 산화 게이트 구조를 구비하는 종래의 DMOS 트랜지스터를 도시한다. 트렌치 DMOS 트랜지스터(110)는 강하게 도핑된 기판(111)을 포함하는데, 상기 기판(111) 상에 애피택셜 층(112)이 형성되고, 상기 애피택셜 층(112)은 기판(111)보다 더 약하게 도핑된다. 금속 층(113)은 기판(111) 하부에 형성되고, 이것은 전기 접점(114)이기판(111)에 전류가 통하도록 한다. DMOS 트랜지스터는 소스 영역(116a, 116b, 116c, 116d) 및 바디 영역(115a 및 115b)을 또한 포함한다. 애피택셜 영역(112)은 드레인의 역할을 한다. 도 2에 도시된 예에서, 기판(111)은 N-형 불순물로 비교적 강하게 도핑되고, 애피택셜 층(112)은 N형 불순물로 비교적 약하게 도핑되고, 소스 영역(116a, 116b, 116c, 116d)은 N형 불순물로 비교적 강하게 도핑되고, 바디 영역(115a 및 115b)은 P형 불순물로 비교적 강하게 도핑된다. 도핑된 다결정 실리콘 게이트 전극(118)은 트렌치 내에서 형성되고, 게이트 전극(118)을 포함하는 트렌치의 하부 및 측면 상에 형성된 게이트 유전 층(117)에 의해 다른 영역으로부터 전기적으로 절연된다. 트렌치는, 약하게 도핑된 애피택셜 층(112)을 통하는 캐리어의 흐름에 의해 야기된 임의의 저항을 감소시키기 위해 강하게 도핑된 기판(111)으로 연장한다. 그러나, 전술한 바와 같이, 이러한 구조는 트랜지스터의 드레인-소스 항복 전압을 또한 한정한다. 이러한 문제는, 두꺼운 산화층(125)을 한정하기 위해 트렌치의 하부에서의 게이트 산화 층의 두께를 증가시키고, 얇은 산화층(127)을 한정하기 위해 트렌치의 상부에서의 게이트 산화층의 두께를 감소시킴으로써 도 2에서 완화된다. 도시된 바와 같이, 두꺼운 게이트 산화층(125)과 얇은 게이트 산화층(127) 사이의 경계면(129)은 애피택셜 영역(112)에 위치한다. 이러한 구조의 결과, 트렌치 하부에서의 전기장은 감소되어, 드레인-소스 항복 전압을 증가시키는 한편, 디바이스의 온-저항은, 두꺼운 게이트 산화층(125)이 전체 트렌치에 완전히 연장하지 않기 때문에 낮은 상태가 된다. 최종적으로, 디바이스는, 기판(111)의 배면에 드레인 전극(114)을 연결시키고, 소스 영역(116) 및 바디 영역(115)에 소스전극(122)을 연결시키고, 트렌치를 채우는 폴리실리콘(118)에 게이트 전극(119)을 연결시키는 종래의 방식으로 완성된다.
도 2에 도시된 이중 게이트 구조는 다음 프로세스 단계에 의해 제작된다. 먼저, 트렌치는, 소스 영역(116) 및 바디 영역(115)이 확산에 의해 애피택셜 영역(112)에서 형성된 후에 에칭(etched)된다. 다음으로, 두꺼운 게이트 산화층(125)은 화학 진공 증착법(CVD: Chemical Vapor Deposition)에 의해 증착되고, 후속적으로, 트렌치에 인접한 제 1 폴리실리콘 층(130)의 증착이 이루어진다. 그 다음에, 두꺼운 산화층(125)은 경계면(129)을 한정하기 위해 바디 영역 아래의 깊이에 다시 에칭된다. 마지막으로, 얇은 산화층(127)이 증착되고, 후속적으로, 제 2 폴리실리콘 층(131)이 증착된다. 제 1 및 제 2 폴리실리콘 층(130 및 131)은 게이트 전극(118)을 구성한다.
두꺼운 게이트 산화층(125)을 다시 에칭하는 단계는 좁고 깊은 트렌치에 대해 문제가 발생한다. 즉, 트렌치가 높은 종횡비(aspect ratio)를 가질 때 에칭은 힘들어진다. 이러한 문제가 발생하는 이유는, 습식 에칭(wet etch)이 사용되고, 깊은 트렌치에 에칭제(etchant)를 계속해서 보충하기 어렵기 때문이다. 예를 들어, 약 0.5μ보다 적은 폭을 갖는 트렌치에 대해서는 도 2에 도시된 게이트 구조를 형성하는 것이 적합하다.
본 발명자는, 이러한 제작 문제가, 두꺼운 게이트 산화층과 얇은 게이트 산화층 사이의 경계면(129)이 바디 영역(115a 및 115b)의 하부보다 위의 깊이에 위치하도록, 도 2에 도시된 이중 게이트 구조를 변경함으로써 완화될 수 있다는 것을발견하였다. 도 3은 본 발명의 예시적인 실시예를 도시한다. 도 2 및 3에서, 동일한 요소는 동일한 참조 번호로 표시된다. 더 구체적으로, 도 3에 도시된 본 발명의 실시예에서, 경계면(129)은 바디 영역(115)의 상부 경계(135)와 바디 영역(115)의 하부 경계(133) 사이의 깊이에 위치한다. 달리 말하면, 본 발명의 독창적인(the inventive) 구조에서의 인터페이스(129)의 위치는, 두꺼운 게이트 산화층(125)이 얇은 산화층(127)을 형성할 때 비실용적인(impractical) 깊이로 다시 에칭될 필요가 없도록 조정된다. 도 3에 도시된 구조에 비해, 도 2에 도시된 종래 기술의 구조는 바디 영역(115a 및 115b)보다는 오히려 애피택셜 층(112)에 대응하는 깊이로 경계면(129)을 위치시킨다.
본 발명은, 얇은 산화층(127)을 형성시키기 위해 다시 에칭되어야 하는 두꺼운 산화층(125)의 일부가 트렌치 내에서 깊게 연장하지 않기 때문에 종래 기술의 구조보다 제작하기 더 쉽다. 따라서, 트렌치가 높은 종횡비를 가질 때 발생하는 두꺼운 산화층을 에칭하는 것과 연관된 문제는 감소되어, 이에 따라 본 발명에서 에칭 문제가 발생하기 전에 트렌치는 더 좁게 만들어질 수 있다. 더욱이, 본 발명자는, 본 발명의 독창적인 구조가 온-저항과 드레인-소스 항복 전압 사이에 더 최적의 트레이드-오프를 제공한다는 것을 놀랍게도 알게되었다. 가장 두드러지게, 본 발명의 주요 장점은, 두꺼운 산화층(125)에 의해 점유된 총 게이트 산화층의 부분이 도 2에 도시된 종래 기술의 구조에 비해 증가되기 때문에, 디바이스의 게이트-드레인 전하, 및 이에 따른 커패시턴스는 온-저항에 역효과를 주지 않고도 감소된다는 것이다. 전술한 바와 같이, 이것은 디바이스에서의 스위칭 손실을 감소시키는데 유리하다.
도 3에 도시된 본 발명의 독창적인 DMOS 디바이스는 임의의 종래의 처리 기술에 따라 제작될 수 있다. 특히, 이중 게이트 구조는, 도 2의 구조에 관해 위에서 설명되고 와이. 바바 등에 의한 인용문에 기재된 프로세스 단계에 따라 제작될 수 있다. 이러한 인용문에서, 얇은 산화층(127)이 형성될 때, 두꺼운 산화층(125)은 제거될 때까지 다시 에칭되고, 그 다음에, 후속적인 산화층이 증착되어 얇은 산화층(127)이 생성된다. 본 발명이 이러한 기술을 사용할 수 있을지라도, 두꺼운 산화층(125)이 얇은 산화층(127)을 형성하는데 충분한 만큼만 다시 에칭되는 대안적인 기술을 또한 사용할 수 있다. 이러한 방식으로, 제 2 산화 증착 단계를 피하게 되고, 산화층(125 및 127) 양쪽 모두 단일 증착으로 형성된다.
도 4는, 게이트와 소스 사이에 인가된 게이트 바이어스가 10V 및 4.5V일 때 본 발명의 독창적인 구조에 대한 온-저항을 보여주도록 수행된 시뮬레이션의 결과(두께가 700Å인 일정한 산화층으로 표준화됨)이다. 도 4에서, 횡좌표는 깊이가 2μ인 트렌치에서 경계면(129)의 위치를 나타낸다. 즉, 0의 깊이는 어떠한 얇은 산화층도 갖지 않는 구조에 해당하고, 2μ의 깊이는 어떠한 두꺼운 산화층도 갖지 않는 구조에 해당한다. 도 4는 바디 영역(115) 아래의 깊이에 경계면을 위치시키는 것은 이득이 거의 없다는 것을 보여주는데, 그 이유는, 이 레벨 아래에서, 경계면이 바디 영역(115)의 상부 경계와 하부 경계(135 및 133) 사이의 깊이에 위치할 때와 비교해서 온-저항이 실질적으로 감소하지 않기 때문이다. 그러나, 경계면이 바디 영역의 상부 경계(135) 위에 위치하면, 온-저항은 낮은 게이트-소스 전압에서 상당히증가한다.
본 발명의 대안적인 실시예에서, 얇은 게이트 산화층(127) 이후에 증착되는 게이트 전극의 제 2 폴리실리콘 층(131)은 폴리실리콘보다 오히려 규소 화합물로부터 형성된다. 대안적으로, 제 1 폴리실리콘 층(130) 또는 폴리실리콘 층(130 및 131) 양쪽 모두는 규소 화합물로 대체될 수 있다. 폴리실리콘에 관한 감소된 저항 때문에 규소 화합물이 사용되는 것이 유리하고, 이에 따라 스위칭 손실에서의 감소에 기여한다. 이러한 구성은 결과로서 생기는 디바이스의 스위칭 속도를 증가시킨다.
다양한 실시예가 특히 본 명세서에서 예시되고 설명될 지라도, 본 발명의 변형 및 변경이 상기 가르침에 의해 커버(covered)되고, 본 발명의 사상 및 의도된 범주에서 벗어나지 않고도 첨부된 청구항의 범위 내에 있음이 이해될 것이다. 예를 들어, 본 발명의 방법은, 다양한 반도체 영역의 전도성이 본 명세서에 기재된 것으로부터 반전(reversed)되는 트렌치 DMOS를 형성하는데 사용될 수 있다.
상술한 바와 같이, 본 발명은, 특히 트렌치가 좁을 때 높은 트렌치 셀 밀도에서 비교적 간단히 제조할 수 있고, 스위칭 손실을 감소시키기 위해 감소된 게이트 전하를 갖는, 이중 게이트 산화 구조를 구비하는 트렌치 DMOS 트랜지스터 등에 이용된다.

Claims (17)

  1. 트렌치(trench) DMOS 트랜지스터 셀로서,
    제 1 전도성 유형의 기판과;
    제 2 전도성 유형을 갖는, 상기 기판 상의 바디 영역과;
    상기 바디 영역 및 상기 기판을 통해 연장하는 적어도 하나의 트렌치와;
    상기 트렌치의 경계를 정하는(lines) 절연층으로서, 상기 절연층은 경계면(interface)에서 서로 접촉하는 제 1 및 제 2 부분을 포함하고, 상기 제 1 부분은 상기 제 2 부분보다 더 두꺼운 층 두께를 갖고, 상기 경계면은 상기 바디 영역의 하부 경계(lower boundary)보다 위의 깊이에 위치하는, 절연층과;
    상기 절연층 위에 놓이는 상기 트렌치에서의 전도 전극과;
    상기 트렌치에 인접한 상기 바디 영역에서의 상기 제 1 전도성 유형의 소스 영역을
    포함하는, 트렌치 DMOS 트랜지스터 셀.
  2. 제 1항에 있어서, 상기 바디 영역과 마주보는 상기 기판의 표면상에 배치된 드레인 전극을 더 포함하는, 트렌치 DMOS 트랜지스터 셀.
  3. 제 1항에 있어서, 상기 절연층은 산화층인, 트렌치 DMOS 트랜지스터 셀.
  4. 제 1항에 있어서, 상기 전도 전극은 폴리실리콘(polysilicon)을 포함하는, 트렌치 DMOS 트랜지스터 셀.
  5. 제 1항에 있어서, 상기 경계면은 상기 바디 영역의 상부 경계와 하부 경계 사이의 깊이에 위치하는, 트렌치 DMOS 트랜지스터 셀.
  6. 제 1항에 있어서, 상기 전도 전극은 폴리실리콘 및 규소 화합물(silicide) 층을 포함하는, 트렌치 DMOS 트랜지스터 셀.
  7. 제 1 전도성 유형의 기판 상에 형성된 복수의 개별적인 트렌치 DMOS 트랜지스터 셀을 포함하는, 트렌치 DMOS 트랜지스터 구조로서, 상기 개별적인 트렌치 DMOS 트랜지스터 셀 각각은,
    제 2 전도성 유형을 갖는, 상기 기판 상의 바디 영역과;
    상기 바디 영역 및 상기 기판을 통해 연장하는 적어도 하나의 트렌치와;
    상기 트렌치의 경계를 정하는 절연층으로서, 상기 절연층은 경계면에서 서로 접촉하는 제 1 및 제 2 부분을 포함하고, 상기 제 1 부분은 상기 제 2 부분보다 더 두꺼운 층 두께를 갖고, 상기 경계면은 상기 바디 영역의 하부 경계보다 위의 깊이에 위치하는, 절연층과;
    상기 절연층 위에 놓이는 상기 트렌치에서의 전도 전극과,
    상기 트렌치에 인접한 상기 바디 영역에서의 상기 제 1 전도성 유형의 소스영역을
    포함하는, 트렌치 DMOS 트랜지스터 구조.
  8. 제 7항에 있어서, 상기 바디 영역과 마주보는 상기 기판의 표면상에 배치된 드레인 전극을 더 포함하는, 트렌치 DMOS 트랜지스터 구조.
  9. 제 7항에 있어서, 상기 절연층은 산화층인, 트렌치 DMOS 트랜지스터 구조.
  10. 제 7항에 있어서, 상기 전도 전극은 폴리실리콘을 포함하는, 트렌치 DMOS 트랜지스터 구조.
  11. 제 7항에 있어서, 상기 경계면은 상기 바디 영역의 상부 경계와 하부 경계 사이의 깊이에 위치하는, 트렌치 DMOS 트랜지스터 구조.
  12. 제 7항에 있어서, 상기 전도 전극은 폴리실리콘 및 규소 화합물 층을 포함하는, 트렌치 DMOS 트랜지스터 구조.
  13. 제 7항에 있어서, 적어도 하나의 상기 트렌치 DMOS 트랜지스터 셀은 폐쇄된 셀의 기하학적 구조(geometry)를 구비하는, 트렌치 DMOS 트랜지스터 구조.
  14. 제 7항에 있어서, 적어도 하나의 상기 트렌치 DMOS 트랜지스터 셀은 개방된 셀의 기하학적 구조를 구비하는, 트렌치 DMOS 트랜지스터 구조.
  15. 트렌치 DMOS 형성 방법으로서,
    제 1 전도성 유형의 기판 및 제 2 전도성 유형의 바디 영역을 포함하는 아티클(article)을 제공하는 단계로서, 상기 아티클은 상기 바디 영역 및 상기 기판을 통해 연장하는 트렌치를 구비하는, 아티클을 제공하는 단계와;
    상기 트렌치에 절연층을 증착하는 단계로서, 상기 절연층은 경계면에서 서로 접촉하는 제 1 및 제 2 부분을 포함하고, 상기 제 1 부분은 상기 제 2 부분보다 더 두꺼운 층 두께를 갖고, 상기 경계면은 상기 바디 영역의 하부 경계보다 위의 깊이에 위치하는, 상기 트렌치에 절연층을 증착하는 단계와;
    상기 트렌치에 전도 전극을 형성하는 단계와;
    상기 바디 영역에서 상기 제 1 전도성 유형의 소스 영역을 형성하는 단계를
    포함하는, 트렌치 DMOS 형성 방법.
  16. 제 15항에 있어서, 상기 절연층은, 상기 경계면이 상기 바디 영역의 상부 경계와 하부 경계 사이의 깊이에 위치하도록 증착되는, 트렌치 DMOS 형성 방법.
  17. 제 15항에 있어서, 상기 절연층을 증착하고 상기 전도 전극을 형성하는 단계는,
    제 1 절연층을 증착하는 단계와;
    제 1 전도 전극 층을 증착하는 단계와;
    상기 절연층의 상기 제 1 및 제 2 부분을 한정하기 위해 상기 제 1 절연층의 부분을 에칭하는 단계와;
    상기 제 1 전도 전극 층에 걸쳐 제 2 전도 전극 층을 증착하는 단계로서, 상기 제 1 및 제 2 전도 전극 층이 상기 전도 전극을 형성하는, 제 2 전도 전극 층을 증착하는 단계를
    포함하는, 트렌치 DMOS 형성 방법.
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