TW479363B - Trench DMOS transistor having a double gate structure - Google Patents
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479363 A7 B7 五、發明說明（1 ) 發明部份 (請先閱讀背面之注意事項再填寫本頁) 本發明大體係有關MOSFET電晶體，且更普通係有關 具有溝結構之DMOS電晶體。 發明背景 DM〇S(雙擴散M〇S)電晶體爲一種MOSFET(金屬在半導 體上場效電晶體上），此使用二連續擴散步驟對齊於同一邊 緣上，以構製電晶體區。DMOS電晶體普通用作功率電晶 體，以提供高電壓，高電流裝置’用於功率積體電路應用 上。當需要低前向電壓降時，DMOS電晶體提供每單位面 積較高之電流。 經濟部智慧財產局員工消費合作社印製 普通分立式DMOS電路包含二或更多個別DMOS電晶體 胞，二者製成平行。個別DMOS電晶體胞共用一公共汲接 觸點（基體），同時其源極均由金屬短接一起’及其閘極由多 晶矽短接一起。如此，即使由較小電晶體之一矩陣構成分 立式DMOS電路，其行爲如一單個大電晶體。在一分立式 DMOS電路，當電晶體矩陣由閘極接通時，需使每單位面積 之導電率最大。雖個別DMOS電晶體胞普通爲方形，此等 通常具有一開放或封閉之胞構形。 一特定型式之DMOS電晶體爲所謂溝式DMOS電晶體， 其中，通道垂直構製，及閘極構製於延伸於源及汲極間之 一溝中。溝由薄氧化物層襯墊並塡以多晶砂，溝容許較少 限制之電流流過，且故此提供較低之特定通電阻値。溝式 DMOS電晶體之例發表於美專利5,072,266，5,541，425，及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479363 A7 B7 五、發明說明（2 ) 5,866,93 1 號。 (請先閱讀背面之注意事項再填寫本頁) 低電壓先行技藝之溝式DMOS電晶體之一例顯示於圖1 之斷面圖。如圖1所示，溝式DMOS電晶體10包含一重摻 雜之基體，其上構製一晶膜層12，此較基體11輕摻雜。金 屬層13構製於基體11之底面上，俾可達成至基體11之電 接觸14。如普通精於本藝之人士所知，DMOS電晶體亦包 含源區16a，16b，16c，及16d，及主體區15a及15b。晶 膜區12用作汲區。基體11由N型摻雜劑較高摻雜，晶膜層 12由N型雜劑較高摻雜，源區16a，16b，16c，及16d由 N型摻雜劑較高摻雜，及主體區15a及15b由P型摻雜劑較 高摻雜。一摻雜之多晶矽閘電極1 8構製於溝內，且由閘介 質層1 7與其他區電絕緣，介質層構製於容納閘電極1 8之溝 之底面及側面上。溝延伸進入重摻雜之基體11中，以減小 由載子流過輕摻雜之晶膜層1 2所引起之任何電阻，但此結 構亦限制電晶體之汲至源崩潰電壓。汲電極14連接至基體 1 1之背面，源電極22連接至源區16及主體區15，及閘電 極1 9連接至塡於溝中之多晶矽1 8。 經濟部智慧財產局員工消費合作社印製 在圖1所示之DMOS電晶體中，裝置之通電阻及其汲至 源崩潰電壓間有交易。當溝之深度增加時，由於累積層沿 溝之側壁上形成，故通電阻減小。然而，汲至源之崩潰電 壓隨溝深度之增加而減小。因爲當施加反向偏壓時，由於 基體及溝底間之距離減小，沿溝上延伸之空乏層不能展開 ，故發生此傾向。結果，電場集中於溝之底角處，且因而 在此處發生崩潰。雖可由增加襯墊於溝中之閘氧化物層之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- 479363 A7 一 B7 五、發明說明（3 ) 厚度來減小電場，但此對裝置之通電阻有不利影響。 Y.Baba等在1992年之IS PSD&IC會議記錄第300頁中 發表一種溝式DMOS電晶體，具有較低之通電阻及高汲至 源崩潰電壓。具有此特徵之電晶體由設置雙閘氧化物結構 達成，此具有一較厚之閘氧化物層在溝之底部，及一較薄 之閘氧化物層在溝之上部之側壁上。此安排提供裝置之通 電阻及其汲至源崩潰電壓間之較佳交易。明確言之，雖溝 充分深，俾裝置之通電阻足夠低，但閘氧化物區之厚度增 加，在此，可最有效降低在溝底處之電場；然而，閘氧化物 之其餘具有較小厚度，故通電阻受最小影響。 前述參考文件中所示之溝式DMOS電晶體之一限制爲 雙閘氧化物結構製造困難，尤其是在高電晶體胞密度爲然 ，此時溝之寬度變窄。圖1所示裝置之另一限制爲在高切 換速度上，其切換損失相當大，此因其閘電荷，導致電容 增加之故。 故此，需提供一種具有雙閘氧化物結構之溝式DMOS 電晶體，其製造較爲簡單，尤其是在高溝式胞密度上爲然 ，此時溝狹窄，且此具有較少之閘電荷，以減少切損失。 發明槪要 依據本發明，一溝式DMOS電晶體胞構製於第一導電 性型之基體上。具有第二導電性型之一主體區置於基體上 。至少一溝延伸穿過主體區及基體。一絕緣層襯墊於溝中 。絕緣層包含第一及第二部份在一介面處相互接觸。絕緣 請 先 閱 讀 背 面 之 注 項 IV I裝 頁I w I I I 層 I I 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 479363 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) 層之第一部份具有層厚度大於第二部份。該介面位於主體 區之下界線上方之一深度處。一導電性電極構製於溝中， 俾覆蓋絕緣層。第一導電性型之一源區構製於主體區中， 鄰接該溝。 依據本發明之一方面，該介面位於主體區之上及下界 線間之一深度處。 依據本發明之另一方面，導電性電極爲多晶矽所製。 或且，導電性電極全部或部份由矽化物製造。 依據本發明之另一方面，絕緣層爲氧化物層。 依據本發明之另一方面，提供一溝式DMOS電晶體結 構，此包含多個個別溝式DMOS電晶體胞構製於第一導電 性型之基體上。個別溝式DMOS電晶體胞各包含一主體區 ，此具有第二導電性型，置於基體上。至少一溝延伸穿過 主體區及基體。一絕緣層襯墊於溝中。絕緣層包含第一及 第二部份在一介面處相互接觸。絕緣層之第一部份具有層 厚度大於第二部份。該介面位於主體區之下界線上方之一 深度處。一導電性電極構製於溝中，俾覆蓋絕緣層。第一 導電性型之一源區構製於主體區中，鄰接該溝。 依據面發明之另一方面，至少一個別溝式DMOS電晶 體胞具有封閉胞構形。或且，至少一個別溝式DM〇S電晶 體胞具有開放胞構形。 附圖簡述 圖1爲普通DMOS電晶體之斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " --------!! f------ (請先閱讀背面之注意事項再填寫本頁) tr---------線 479363 A7 ________ B7 五、發明說明（5 ) 圖2顯示使用雙閘結構之另一普通DMOS電晶體之斷面 圖。 圖3爲依本發明構製之DMOS電晶體之一實施例之斷面 圖。 圖4爲一模擬’顯示當施加於閘極及源極間之反向偏 壓爲10V及4.5V時，圖3所示之DMOS電晶體之通電阻。 符號說明 10 DMOS電晶體 11 基體 12 晶膜層 13 金屬層 14 電接觸 15 主體區 16 源區 17 閘介質層 18 閘電極 19 多晶矽 22 源電極 110 溝式DMOS電晶體 · 125 閘氧化物層 129 介面 131 界線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 8 _ (請先閱讀背面之注意事項再填寫本頁) i I I--II 訂·！ I!--· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 479363 A7 B7 五、發明說明（6 ) 詳細說明 圖2顯示一普通DMOS電晶體，具有雙氧化物閘極結構 ，諸如發表於前述之Y· Baba等之參考文件中。溝式DMOS 電晶體110包含重摻雜之基體111，其上構製一晶膜層112 ，此較之基體111輕摻雜。金屬層113構製於基體111之底 面上，俾一電接觸點114可與基體ill接觸。該DMOS電晶 體亦包含源區116a， 116b ， 116c ，及116d ，及主體區 115a及115b。晶膜區112用作汲極。在圖2所示之例中， 基體111以N型摻雜劑較輕摻雜，晶膜層11 2以N型摻雜劑 較輕摻雜，源區116a，116b，116c，及116d以N型摻雜 劑較輕摻雜，及主體區115a及115b以P型摻雜劑較輕摻雜 。摻雜之多晶矽閘電極11 8構製於一溝內，且由閘介質層 i 17與其他區電絕緣，閘介質層構製於容納閘電極118之溝 之底部及側邊上。溝延伸進入重摻雜之基體111中，以減 小由載子流過輕摻雜之晶膜層11 2所引起之任何電阻。然 而，如前述，此結構亦限制電晶體之汲至源崩潰電壓。此 問題在圖2中由增加在溝之底部中之閘氧化物層之厚度， 以形成厚氧化物層125 ，及減小其在溝之上部中之厚度， 以形成薄氧化物層1 27來減輕。如所示，厚閘氧化物層1 25 及薄氧化物層127間之介面129位於晶膜區112中。由於此 結構之結果，在溝之底部處之電場減弱，如此增加汲至源 崩潰電壓，同時該裝置之通電阻保持低，因爲厚閘氧化物 層125並不延伸穿過整個溝。最後，該裝置以普通方式完 成，連接汲電極114至基體111之背面，連接源電極122至 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - ----------- - 裝---I--— — 訂· — ί — · — — ·線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 479363 A7 — B7 五、發明說明（7 ) 源區116及主體區115，及連接閘電極119至塡於溝中之多 晶矽11 8。 圖2所示之雙閘結構由以下處理步驟製造。第一，在 源區116及主體區115已由擴散構製於晶膜區112中後，蝕 刻該溝。其次，由化學蒸氣沉積法（CVD)沉積厚閘氧化物層 125，隨後沉積第一多晶矽層130於該溝鄰近。然後蝕刻厚 氧化物層125回至主體區以下之深度，以界定介面129。最 後沉積薄氧化物層127，隨後沉積一第二多晶矽層131。第 一及第二多晶矽層130及131構成閘電極118。 厚氧化物層1 25之鈾刻回步驟成爲問題，因爲溝窄且 深。即是，當溝具有高、高寬比時，蝕刻困難。此問題由使 用濕蝕刻，且難以不斷更新深溝中之蝕刻劑所引起。例如 ，在溝具有寬度小於約0.5微米之情形，不能構製圖2所示 之閘結構。 本發明者等已發現此製造問題可由修改圖2所示之雙 閘結構，俾使厚及薄閘氧化物層間之介面1 29位於主體區 115a及115b之底面上方之一深度來減輕9圖3顯示本發明 之一示範實施例。在圖2及3中，相同之元件由相之參考編 號標示。更明確言之，在圖3所示之本發明之實施例中’ 介面129位於主體區115之上界線135及主體區115之下界 線133間之一深度。換言之，在本發明結構中，介面129之 位置經調整，俾當構製薄氧化物層127時，無需蝕刻回厚 閘氧化物層1 25至一不實際之深度。與圖3所示之結構不同 者，圖2所示之先行技藝之結構置介面129於與晶膜層112 —^--------^^裝--------訂---------線. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10 - 479363 A7 B7___ 五、發明說明（8 ) 而非主體區115a及115b對應之深度。 (請先閱讀背面之注意事項再填寫本頁) 本發明較之先行技藝之結構容易製造，因爲需蝕刻回 ，俾可構製薄氧化物層127之厚氧化物層125並不在溝內深 延伸。故此，有關溝具有高高寬比時所引起之蝕刻厚氧化 物層之問題減輕，故在本發明中，在引起蝕刻問題之前， 溝可製成對應較窄。而且，本發明者等驚奇發現，本發明 結構提供其通電阻及汲至源崩潰電壓間最佳之交易。最重 要者，本發明之主要優點爲由於由厚氧化物層125所佔用 之總閘氧化物層之部份較之圖2所示之先行技藝結構增加 ，故該裝置之閘至汲電荷及因而其電容減小，而無不利影 響通電阻。如前述，此優點降低裝置之切換損失。 經濟部智慧財產局員工消費合作社印製 圖3所示之本發明DMOS裝置可依任何普通處理技術製 造。明確言之，可依上述有關圖2結構及Y. Baba等參考文 件所發表之處理步驟製造雙閘結構。在該參考文件中，當 構製薄氧化物層127時，厚氧化物層125鈾刻回，直至其消 除爲止，及然後沉積一後氧化物層，以形成薄氧化物層1 27 。雖本發明可使用此技術，但亦可使用另一技'術，其中， 厚氧化物層1 27蝕刻回至剛足以形成薄氧化物層1 25爲止。 在此方式，避免一第二氧化物沉積步驟，且二氧化物層1 25 及127在單次沉積中製成。 圖4爲執行模擬之結果，顯示當施加於閘極及源極間 之閘偏壓爲10V及4.5V時，本發明結構之通電阻（正規化於 均勻氧化物層700埃厚度）。在圖4中，橫坐標表示介面129 在2微米深度之溝中之位置。即是，零深度相當於無薄氧 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479363 A7 B7 五、發明說明（9 ) 化物層之結構，及深度2微米相當於無厚氧化物層之結構 。圖4顯示置介面於主體區1 1 5以下之深度處利益甚少，因 爲在此高度以下，與當介面置於主體區115之上界線及下 界線135及133間之深度相較，通電阻並不重大減小。然而 ，如介面置於主體區之上界線1 35上方，則在低閘至源電 壓上之通電阻大爲增加。 在本發明之另一實施例，由矽化物而非多晶矽構製鬧 電極之第二多晶矽層1 3 1，此在薄閘氧化物層1 27後沉積。 或且，第一多晶矽層130或甚至二多晶矽層130及131可由 矽化物取代。宜使用矽化物，因其較多晶矽電阻小，且故 此，有助於降低切換損失。此構造增加所製裝置之切換速 度。 雖此處特別顯示及說明各種實施例，但應明瞭以上說 明涵蓋本發明之修改及改變，且此等在後附申請專利之範 圍內，而不脫離本發明之精神及範圍。例如，本發明方法 可用以製造溝式DMOS ，其中，各半導體區之導電性與此 處所述者相反。 ϋ ϋ n ·1ι ϋ ϋ «ϋ H ϋ *^1 ϋ · §mmm mmmam ϋ - n n t ‘：。V I I a— I ϋ —Bat Βϋ ϋ I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）
Claims (1)
- 479363 A8 B8 C8 D8 六、申請專利範圍 1. 一種溝式DMOS電晶體胞，包含： 第一導電性型之一基體； 在基體上之一主體區，主體區具有第二導電性型； 至少一溝，延伸穿過主體區及基體； 一絕緣層，此襯墊於溝中，絕緣層包含第一及第二部 份在一介面處相互接觸，第一部份具有層厚度大於第二部 份，及介面位於主體區之下界線上方之一深度處； 一導電性電極，在溝中，覆蓋絕緣層；及 第一導電性型之一源區，在主體區中，鄰接該溝。 2. 如申請專利範圍第1項所述之DMOS電晶體胞，另包 含一汲電極，置於基體之一表面上，與主體區相對。 3. 如申請專利範圍第1項所述之DMOS電晶體胞，其中 ，該絕緣層爲氧化物層。 4. 如申請專利範圍第1項所述之DMOS電晶體胞，其中 ，該導電性電極包含多晶矽。 5. 如申請專利範圍第1項所述之DMOS電晶體胞’其中 ，該介面位於主體區之上及下界線間之一深度處。 6. 如申請專利範圍第1項所述之DMOS電晶體胞’其中 ，該導電性電極包含一層多晶矽及矽化物。 7. —種溝式DMOS電晶體結構，此包含多個溝式DMOS 電晶體胞構製於第一導電性型之基體上，個別溝式DM0S 電晶體胞各包含： 在基體上之一主體區，主體區具有第二導電性型； 至少一溝，延伸穿過主體區及基體； (請先閲讀背面之注意事項再填寫本頁)訂 經濟部智慧財是工消費合作社印製 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 479363 A8 B8 C8 D8 六、申請專利範圍 一絕緣層，此襯墊於溝中，絕緣層包含第一及第二部 份在一介面處相互接觸，第一部份具有層厚度大於第二部 份，及介面位於主體區之下界線上方之一深度處； 一導電性電極，在溝中，覆蓋絕緣層；及 第一導電性型之一源區，在主體區中，鄰接該溝。 8. 如申請專利範圍第7項所述之DMOS電晶體結構，另 包含一汲電極，置於基體之一表面上，與主體區相對。 9. 如申請專利範圍第7項所述之DMOS電晶體結構，其 中，該絕緣層爲氧化物層。 10. 如申請專利範圍第7項所述之DMOS電晶體結構， 其中，該導電性電極包含多晶矽。 n.如申請專利範圍第7項所述之DMOS電晶體結構， 其中，該介面位於主體區之上及下界線間之一深度處。 12. 如申請專利範圍第7項所述之DMOS電晶體結構， 其中，該導電性電極包含一層多晶砂及砂化物。 13. 如申請專利範圍第7項所述之DMOS電晶體結構， 其中，溝式DMOS電晶體胞之至少之一具有一封閉胞構形 〇 14. 如申請專利範圍第7項所述之DMOS電晶體結構， 其中，溝式DMOS電晶體胞之至少之一具有一開放胞構形 〇 15. —種用以製造溝式DMOS之方法，包括步驟： 提供一物件，包含第一導電性型之一基體及第二導電 性型之一主體區，該物件具有一溝延伸穿過主體區及基體 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇x297公釐）-14 (請先閱讀背面之注意事項再填寫本頁)訂 經濟部智慧財/1.¾¾工消費合作社印製 479363 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背而之注意事項再填寫本頁) 沉積一絕緣層於溝中，絕緣層包含第一及第二部份在一介 面處相互接觸，第一部份具有層厚度大於第二部份’及介 面位於主體區之下界線上方之一深度處； 構製一導電性電極於溝中；及 構製第一導電性型之一源區於主體區中。 16. 如申請專利範圍第15項所述之方法，其中，沉積該 絕緣層，俾該介面位於主體區之上及下界線間之一深度處 〇 17. 如申請專利範圍第15項所述之方法，其中，沉積絕 緣層及構製導電性電極之步驟包括步驟： 沉積一第一絕緣層； 沉積一第一導電性電極層； 蝕刻第一絕緣層之一部份，以形成該絕緣層之第一及 第二部份；及 沉積一第二導電性電極層於第一導電性電極層上’第 一及第二導電性電極層形成該導電性電極。 經濟部智慧財4局員工消費合作社印製 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐）
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Legal Events
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |