CN213635990U - 半导体结构 - Google Patents
半导体结构 Download PDFInfo
- Publication number
- CN213635990U CN213635990U CN202022483541.8U CN202022483541U CN213635990U CN 213635990 U CN213635990 U CN 213635990U CN 202022483541 U CN202022483541 U CN 202022483541U CN 213635990 U CN213635990 U CN 213635990U
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- sub
- layer
- substrate
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims description 39
- 150000004706 metal oxides Chemical class 0.000 claims description 39
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims 4
- 230000006698 induction Effects 0.000 abstract description 22
- 238000000034 method Methods 0.000 description 34
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 18
- 230000008569 process Effects 0.000 description 11
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 238000000151 deposition Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 241000209094 Oryza Species 0.000 description 2
- 235000007164 Oryza sativa Nutrition 0.000 description 2
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000009566 rice Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请提供了一种半导体结构，该半导体结构包括基底结构、栅氧化层、第一氧化层和导电插塞，其中，基底结构包括衬底、源区和漏区，其中，源区和漏区间隔地设置在衬底中，衬底具有沟槽，沟槽位于相邻的源区和漏区之间；栅氧化层，位于衬底的表面上以及沟槽的内壁上；第一氧化层，位于栅氧化层的远离沟槽的内壁的表面上，第一氧化层包括至少一个子氧化层；导电插塞，位于沟槽的剩余部分中。该半导体结构使得栅极具有至少一层子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。由于存储半导体器件高度集成，因此使用了埋入式沟道阵列晶体管(Buried Channel Array Transistor，简称BCAT)，这样可以延长沟道(Channel)，减少因短道效应(Short Channel Effect，简称SCE)引起的漏电流以克服短沟效应并且减小晶体管的尺寸。
然而，随着DRAM尺寸的不断缩小，引发驱动(Drive)电流减少以及静态功耗的泄漏电流现象逐渐显现，其中泄漏电流主要包括亚阈泄漏电流、栅泄漏电流以及栅感应漏极漏电流(gate-induced drain leakage，简称GIDL)。GIDL是金属-氧化物半导体场效应晶体管(MOSFET)主要的断态漏电流。MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，场效应晶体管)栅极关态(NMOS栅极接负电压，PMOS栅极接正电压)而漏极接电压(NMOS漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-Band Tunneling，简称BTBT)，从而形成漏极漏电流。由于动态随机存取内存(Dynamic Random Access Memory，DRAM)芯片设计朝着纳米方向发展，随着尺寸的缩小，栅/漏极之间很容易出现GIDL，因此如何对MOSFET器件中的GIDL进行改善是目前研究的重要方向。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
实用新型内容
本申请的主要目的在于提供一种半导体结构，以解决现有技术中的半导体器件的栅感应漏极漏电流较大，影响半导体器件的可靠性的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构，包括基底结构、栅氧化层、第一氧化层和导电插塞，其中，所述基底结构包括衬底、源区和漏区，所述源区和所述漏区间隔地设置在所述衬底中，所述衬底具有沟槽，所述沟槽位于相邻的所述源区和所述漏区之间；所述栅氧化层位于所述衬底的表面上以及所述沟槽的内壁上；所述第一氧化层位于所述栅氧化层的远离所述沟槽的内壁的表面上，所述第一氧化层包括至少一个子氧化层；所述导电插塞位于所述沟槽的剩余部分中。
可选地，所述子氧化层包括第一子氧化层，所述第一子氧化层位于所述栅氧化层的远离所述沟槽的内壁的表面上，所述第一子氧化层为所述第一氧化层。
可选地，所述第一子氧化层包括TiN。
可选地，所述子氧化层包括第二子氧化层和第三子氧化层，其中，所述第二子氧化层位于所述栅氧化层的远离所述沟槽的内壁的表面上；所述第三子氧化层位于所述第二子氧化层的远离所述栅氧化层的表面上，所述第三子氧化层和所述第二子氧化层构成所述第一氧化层。
可选地，所述第二子氧化层包括TiO2，所述第三子氧化层包括Ti。
可选地，所述子氧化层包括第四子氧化层、第五子氧化层和第六子氧化层，其中，所述第四子氧化层位于所述栅氧化层的远离所述沟槽的内壁的表面上；所述第五子氧化层位于所述第四子氧化层的远离所述栅氧化层的表面上；所述第六子氧化层位于所述第五子氧化层的远离所述第四子氧化层的表面上，所述第四子氧化层、第五子氧化层和所述第六子氧化层构成所述第一氧化层。
可选地，所述第四子氧化层包括TiO2，所述第五子氧化层包括Ti，所述第六子氧化层包括TiN。
可选地，所述半导体结构还包括第二金属氧化层，所述第二金属氧化层位于所述栅氧化层的远离所述沟槽的内壁的侧壁上，且所述第二金属氧化层的远离所述衬底的表面低于所述导电插塞的远离所述衬底的表面。
可选地，所述第二金属氧化层包括Ti、TiO2和n型掺杂硅中的至少一种。
本申请提供了一种半导体结构，所述的半导体结构中，所述源区和所述漏区间隔地设置在所述衬底中，所述衬底具有沟槽，所述沟槽位于相邻的所述源区和所述漏区之间，所述栅氧化层位于所述衬底的表面上以及所述沟槽的内壁上，所述第一氧化层位于所述栅氧化层的远离所述沟槽的内壁的表面上，且所述第一氧化层包括至少一个所述子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请实施例的半导体的制作方法生成的流程示意图；以及
图2至图7示出了根据本申请实施例的半导体的制作方法得到的半导体结构示意图。
其中，上述附图包括以下附图标记：
101、衬底；102、源区；103、漏区；104、沟槽；105、栅氧化层；106、导电插塞；200、第一氧化层；201、第二子氧化层；202、第三子氧化层；203、第四子氧化层；204、第五子氧化层；205、第六子氧化层；300、第二金属氧化层；301、预备第二金属氧化层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中半导体器件的栅感应漏极漏电流较大，影响半导体器件的可靠性，为了解决如上问题，本申请提出了一种半导体结构的制作方法和半导体结构。
根据本申请的一种典型的实施例，提供了一种半导体结构的制作方法，根据本申请的半导体结构的制作方法形成的流程图如图1所示，得到如图2所示的半导体结构，该方法包括以下步骤：
步骤S101：形成基底结构，上述基底结构包括衬底101、源区102和漏区103，其中，上述源区102和上述漏区103间隔地设置在上述衬底中，上述衬底具有沟槽104，上述沟槽104位于相邻的上述源区102和上述漏区103之间；
步骤S102：在上述衬底101的裸露表面上以及沟槽104的裸露表面上形成栅氧化层105；
步骤S103：在上述栅氧化层105的裸露表面上形成第一氧化层200，上述第一氧化层200包括至少一个子氧化层；
步骤S104：在剩余的上述沟槽中形成导电插塞106。
上述的半导体结构的制作方法，通过在上述衬底中形成源区、漏区和沟槽，在上述沟槽的裸露表面上形成栅氧化层，并在上述栅氧化层的裸露表面上形成第一氧化层，且上述第一氧化层包括至少一个上述子氧化层，再在剩余的上述沟槽中形成导电插塞，形成了一种埋入式字符线结构，使得半导体结构的栅极具有至少一层上述子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
在本申请的一种具体的实施例中，上述子氧化层包括第一子氧化层，在上述栅氧化层的裸露表面上形成第一氧化层，包括：在上述栅氧化层的裸露表面上形成上述第一子氧化层，上述第一子氧化层为上述第一氧化层。上述第一氧化层保证了栅极的工作电压较小，进一步地保证了栅感应漏极漏电流较小，有效地缓解了现有的半导体器件的栅感应漏极漏电流较大，影响半导体器件的可靠性的问题。
一种具体的实施例中，上述第一子氧化层包括TiN。
在本申请的另一种具体的实施例中，如图3所示，上述子氧化层包括第二子氧化层201和第三子氧化层202，在上述栅氧化层105的裸露表面上形成第一氧化层，包括：在上述栅氧化层105的裸露表面上形成上述第二子氧化层201；在上述第二子氧化层201的裸露表面上形成预备子氧化层；在上述预备子氧化层中掺入氮杂质，形成上述第三子氧化层202，其中，上述第三子氧化层202和上述第二子氧化层201形成上述第一氧化层。上述方法通过在上述栅氧化层的裸露表面上依次形成上述第二子氧化层和上述第三子氧化层，制作过程简单易控制，进一步地保证了包括上述第二子氧化层和上述第三子氧化层的栅极的工作电压较低，进一步地缓解了栅感应漏极漏电流较大的问题，保证了半导体器件的可靠性较好。
在实际的应用过程中，可以通过快速热掺氮工艺在上述预备子氧化层中掺入氮杂质。
一种具体的实施例中，上述第二子氧化层包括TiO2，上述第三子氧化层包括Ti。上述方法形成了具有TiO2层和Ti层的第一氧化层结构，使得栅极有较小的工作电压，有效地缓解了半导体器件的栅感应漏极漏电流较大的问题，进一步地缓解了因栅感应漏极漏电流较大造成对半导体器件的可靠性的影响。
在实际的应用过程中，可以先通过原子层沉积法，在上述栅氧化层的裸露表面沉积TiO2形成上述第二子氧化层；再通过原子层沉积法，上述第二子氧化层的裸露表面沉积Ti形成上述第三子氧化层。通过原子层沉积法可以精确地控制上述第二子氧化层和上述第三子氧化层的厚度，使得形成的第一氧化层厚度不超过50×10-10米。当然，为了进一步地减小栅极的工作电压，上述第一氧化层还可以包括多个层叠的第二子氧化层和第三子氧化层，即多层的TiO2和Ti结构，这样可以进一步地减小栅极的工作电压。当然，本领域技术人员还可以采用其他方法在上述栅氧化层的裸露表面依次沉积形成上述第二子氧化层和上述第三子氧化层。
在本申请的又一种具体的实施例中，如图4所示，上述子氧化层包括第四子氧化层203、第五子氧化层204和第六子氧化层205，在上述栅氧化层的裸露表面上形成第一氧化层，包括：在上述栅氧化层的裸露表面上形成上述第四子氧化层203；在上述第四子氧化层203的裸露表面上形成上述第五子氧化层204；在上述第五子氧化层204的裸露表面上形成上述第六子氧化层205，上述第四子氧化层203、第五子氧化层204和上述第六子氧化层205形成上述第一氧化层。上述方法通过在上述栅氧化层的裸露表面上依次形成上述第四子氧化层、上述第五子氧化层和上述第六子氧化层，制作过程简单，并且能得到较好效果的上述第一氧化层，进一步地保证了上述埋入式字符线结构的栅极的工作电压较低，进一步地缓解了栅感应漏极漏电流较大的问题，保证了半导体器件的可靠性较好。
在实际的应用过程中，上述第四子氧化层包括TiO2，上述第五子氧化层包括Ti，上述第六子氧化层包括TiN。上述方法形成了具有TiO2层、Ti层和TiN层的第一氧化层结构，使得栅极有较小的工作电压，有效地缓解了半导体器件的栅感应漏极漏电流较大的问题，进一步地缓解了因栅感应漏极漏电流较大造成对半导体器件的可靠性的影响。
需要说明的是，上述第四子氧化层、上述第五子氧化层和上述第六子氧化层均可以通过原子层沉积法形成。当然，还可以通过快速热掺氮法，对上述第五子氧化层的裸露表面的Ti掺入氮杂质，从而使部分厚度的上述第五子氧化层中的Ti变为TiN，来形成上述第六子氧化层。当然，上述第四子氧化层、上述第五子氧化层和上述第六子氧化层还可以通过本领域的其他技术手段获得，本领域的技术人员可以根据实际情况和实际需求选择合适的方法。
根据本申请的再一种具体的实施例，如图5和图7所示，在剩余的上述沟槽中形成导电插塞后，上述方法还包括：去除部分上述第一氧化层200和部分上述导电插塞106，使得上述导电插塞106顶部的表面裸露以及上述导电插塞106的裸露部分两侧的上述栅氧化层105裸露，得到如图5所示的半导体结构；在裸露的上述栅氧化层105的侧壁上形成第二金属氧化层300，得到如图7所示的半导体结构。通过在裸露的上述栅氧化层的侧壁上形成第二金属氧化层，上述第一氧化层和上述第二金属氧化层的结构使得半导体器件栅极的工作电压较低，可以进一步地降低栅极的工作电压，进而保证栅感应漏极漏电流较小，保证半导体器件的可靠性较好。
在实际的应用过程中，可以通过湿法刻蚀或者干法刻蚀，仅选择性的回刻蚀部分上述第一氧化层，使得上述导电插塞顶部的表面裸露以及上述导电插塞的裸露部分两侧的上述栅氧化层裸露，具体的刻蚀深度可以管控1nm到30nm，当然，本领域技术人员还可以选择其他刻蚀方法去除部分上述第一氧化层，刻蚀深度也可以根据实际需要确定为其他范围值。
根据本申请的另一种实施例，图6和图7示出了在裸露的上述栅氧化层的侧壁上形成第二金属氧化层的过程，如图6和图7所示，在裸露的上述栅氧化层105的侧壁上形成第二金属氧化层300，包括：在上述栅氧化层105的裸露侧壁和上述衬底101表面上形成预备第二金属氧化层301；去除部分上述预备第二金属氧化层301，使得上述预备第二金属氧化层301的远离上述衬底101的表面低于上述导电插塞106的远离上述衬底101的表面，剩余的上述预备第二金属氧化层为上述第二金属氧化层300。上述方法通过在上述栅氧化层的裸露侧壁和上述衬底表面上形成预备第二金属氧化层，并去除部分上述第二金属氧化层得到上述第二金属氧化层，过程简单且能得到质量较好的第二金属氧化层，保证了得到的上述第二金属氧化层的质量较好，进而保证用上述方法得到的上述半导体结构能有效地降低栅极工作电压。
在实际的应用过程中，上述第二金属氧化层包括Ti、TiO2和n型掺杂硅中的至少一种。上述预备第二金属氧化层可以通过原子层沉积法或者化学气相沉积法，在上述栅氧化层的裸露侧壁和上述衬底表面上沉积Ti、TiO2和n型掺杂硅中的至少一种得到，再通过湿法刻蚀工艺选择性的回刻蚀上述预备第二金属氧化层，使得上述预备第二金属氧化层的远离上述衬底的表面低于上述导电插塞远离上述衬底的表面，得到上述第二金属氧化层。当然，本领域技术人员还可以选择其他的沉积方法得到上述预备第二金属氧化层，再通过其他刻蚀工艺得到上述第二金属氧化层。
根据本申请的另一种典型的实施例，提供了一种半导体结构，如图2所示，包括基底结构、栅氧化层、第一氧化层和导电插塞，其中，上述基底结构包括衬底101、源区102和漏区103，上述源区102和上述漏区103间隔地设置在上述衬底101中，上述衬底具有沟槽104，上述沟槽104位于相邻的上述源区102和上述漏区103之间；上述栅氧化层105位于上述衬底101的表面上以及上述沟槽104的内壁上；上述第一氧化层200位于上述栅氧化层105的远离上述沟槽104的内壁的表面上，上述第一氧化层200包括至少一个子氧化层；上述导电插塞106位于上述沟槽104的剩余部分中。
上述的半导体结构中，上述源区和上述漏区间隔地设置在上述衬底中，上述衬底具有沟槽，上述沟槽位于相邻的上述源区和上述漏区之间，上述栅氧化层位于上述衬底的表面上以及上述沟槽的内壁上，上述第一氧化层位于上述栅氧化层的远离上述沟槽的内壁的表面上，且上述第一氧化层包括至少一个上述子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
在本申请的一种具体的实施例中，上述子氧化层包括第一子氧化层，上述第一子氧化层位于上述栅氧化层的远离上述沟槽的内壁的表面上，上述第一子氧化层为上述第一氧化层。上述第一氧化层保证了栅极的工作电压较小，进一步地保证了栅感应漏极漏电流较小，有效地缓解了现有的半导体器件的栅感应漏极漏电流较大，影响半导体器件的可靠性的问题。
一种具体的实施例中，上述第一子氧化层包括TiN。
根据本申请的又一种具体的实施例，，如图3所示，上述子氧化层包括第二子氧化层201和第三子氧化层202，其中，上述第二子氧化层201位于上述栅氧化层105的远离上述沟槽104的内壁的表面上；上述第三子氧化层202位于上述第二子氧化层201的远离上述栅氧化层105的表面上，上述第三子氧化层202和上述第二子氧化层201构成上述第一氧化层。上述半导体结构包括上述第二子氧化层和上述第三子氧化层，进一步地保证了包括上述第二子氧化层和上述第三子氧化层的栅极的工作电压较低，进一步地缓解了栅感应漏极漏电流较大的问题，保证了半导体器件的可靠性较好。
在实际的应用过程中，可以通过快速热掺氮工艺在上述预备子氧化层中掺入氮杂质。
一种具体的实施例中，上述第二子氧化层包括TiO2，上述第三子氧化层包括Ti。上述半导体结构包括了TiO2层和Ti层形成的第一氧化层结构，使得栅极有较小的工作电压，有效地缓解了半导体器件的栅感应漏极漏电流较大的问题，进一步地缓解了因栅感应漏极漏电流较大造成对半导体器件的可靠性的影响。
在实际的应用过程中，可以先通过原子层沉积法，在上述栅氧化层的裸露表面沉积TiO2形成上述第二子氧化层；再通过原子层沉积法，上述第二子氧化层的裸露表面沉积Ti形成上述第三子氧化层。通过原子层沉积法可以精确地控制上述第二子氧化层和上述第三子氧化层的厚度，使得形成的第一氧化层厚度不超过50×10-10米。当然，为了进一步地减小栅极的工作电压，上述第一氧化层还可以包括多个层叠的第二子氧化层和第三子氧化层，即多层的TiO2和Ti结构，这样可以进一步地减小栅极的工作电压。当然，本领域技术人员还可以采用其他方法在上述栅氧化层的裸露表面依次沉积形成上述第二子氧化层和上述第三子氧化层。
根据本申请的再一种具体的实施例，如图4所示，上述子氧化层包括第四子氧化层203、第五子氧化层204和第六子氧化层205，其中，上述第四子氧化层203位于上述栅氧化层105的远离上述沟槽104的内壁的表面上；上述第五子氧化层204位于上述第四子氧化层203的远离上述栅氧化层105的表面上；上述第六子氧化层205位于上述第五子氧化层204的远离上述第四子氧化层203的表面上，上述第四子氧化层203、第五子氧化层204和上述第六子氧化层205构成上述第一氧化层。上述半导体结构的栅极包括了上述第四子氧化层、上述第五子氧化层和上述第六子氧化层，，进一步地保证了上述埋入式字符线结构的栅极的工作电压较低，进一步地缓解了栅感应漏极漏电流较大的问题，保证了半导体器件的可靠性较好。
一种具体的实施例中，上述第四子氧化层包括TiO2，上述第五子氧化层包括Ti，上述第六子氧化层包括TiN。上述半导体结构包括TiO2层、Ti层和TiN层形成的第一氧化层结构，使得栅极有较小的工作电压，有效地缓解了半导体器件的栅感应漏极漏电流较大的问题，进一步地缓解了因栅感应漏极漏电流较大造成对半导体器件的可靠性的影响。
需要说明的是，上述第四子氧化层、上述第五子氧化层和上述第六子氧化层均可以通过原子层沉积法形成。当然，还可以通过快速热掺氮法，对上述第五子氧化层的裸露表面的Ti掺入氮杂质，从而使部分厚度的上述第五子氧化层中的Ti变为TiN，来形成上述第六子氧化层。当然，上述第四子氧化层、上述第五子氧化层和上述第六子氧化层还可以通过本领域的其他技术手段获得，本领域的技术人员可以根据实际情况和实际需求选择合适的方法。
本申请的另一种具体的实施例中，如图7所示，上述半导体结构还包括第二金属氧化层300，上述第二金属氧化层300位于上述栅氧化层105的远离上述沟槽104的内壁的侧壁上，且上述第二金属氧化层300的远离上述衬底101的表面低于上述导电插塞106的远离上述衬底的表面。上述半导体结构通过上述第一氧化层和上述第二金属氧化层，可以进一步地降低栅极的工作电压，进而保证栅感应漏极漏电流较小，保证半导体器件的可靠性较好。
在实际的应用过程中，上述第二金属氧化层包括Ti、TiO2和n型掺杂硅中的至少一种。上述第二金属氧化层可以通过原子层沉积法或者化学气相沉积法，在上述栅氧化层的裸露侧壁和上述衬底表面上沉积Ti、TiO2和n型掺杂硅中的至少一种，再通过湿法刻蚀工艺，得到上述第二金属氧化层。当然，本领域技术人员还可以选择其他的沉积方法和其他刻蚀工艺得到上述第二金属氧化层。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请提供了一种半导体结构的制作方法，上述的半导体结构的制作方法，通过在上述衬底中形成源区、漏区和沟槽，在上述沟槽的裸露表面上形成栅氧化层，并在上述栅氧化层的裸露表面上形成第一氧化层，且上述第一氧化层包括至少一个上述子氧化层，再在剩余的上述沟槽中形成导电插塞，形成了一种埋入式字符线结构，使得半导体结构的栅极具有至少一层上述子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
2)本申请提供了一种半导体结构，上述的半导体结构中，上述源区和上述漏区间隔地设置在上述衬底中，上述衬底具有沟槽，上述沟槽位于相邻的上述源区和上述漏区之间，上述栅氧化层位于上述衬底的表面上以及上述沟槽的内壁上，上述第一氧化层位于上述栅氧化层的远离上述沟槽的内壁的表面上，且上述第一氧化层包括至少一个上述子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (8)
1.一种半导体结构，其特征在于，包括：
基底结构，包括衬底、源区和漏区，其中，所述源区和所述漏区间隔地设置在所述衬底中，所述衬底具有沟槽，所述沟槽位于相邻的所述源区和所述漏区之间；
栅氧化层，位于所述衬底的表面上以及所述沟槽的内壁上；
第一氧化层，位于所述栅氧化层的远离所述沟槽的内壁的表面上，所述第一氧化层包括至少一个子氧化层；
导电插塞，位于所述沟槽的剩余部分中。
2.根据权利要求1所述的半导体结构，其特征在于，所述子氧化层包括：
第一子氧化层，位于所述栅氧化层的远离所述沟槽的内壁的表面上，所述第一子氧化层为所述第一氧化层。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一子氧化层的材料为TiN。
4.根据权利要求1所述的半导体结构，其特征在于，所述子氧化层包括：
第二子氧化层，位于所述栅氧化层的远离所述沟槽的内壁的表面上；
第三子氧化层，位于所述第二子氧化层的远离所述栅氧化层的表面上，所述第三子氧化层和所述第二子氧化层构成所述第一氧化层。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二子氧化层的材料为TiO2，所述第三子氧化层的材料为Ti。
6.根据权利要求1所述的半导体结构，其特征在于，所述子氧化层包括：
第四子氧化层，位于所述栅氧化层的远离所述沟槽的内壁的表面上；
第五子氧化层，位于所述第四子氧化层的远离所述栅氧化层的表面上；
第六子氧化层，位于所述第五子氧化层的远离所述第四子氧化层的表面上，所述第四子氧化层、第五子氧化层和所述第六子氧化层构成所述第一氧化层。
7.根据权利要求6所述的半导体结构，其特征在于，所述第四子氧化层的材料为TiO2，所述第五子氧化层的材料为Ti，所述第六子氧化层的材料为TiN。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第二金属氧化层，位于所述栅氧化层的远离所述沟槽的内壁的侧壁上，且所述第二金属氧化层的远离所述衬底的表面低于所述导电插塞的远离所述衬底的表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022483541.8U CN213635990U (zh) | 2020-10-30 | 2020-10-30 | 半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022483541.8U CN213635990U (zh) | 2020-10-30 | 2020-10-30 | 半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN213635990U true CN213635990U (zh) | 2021-07-06 |
Family
ID=76628531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202022483541.8U Active CN213635990U (zh) | 2020-10-30 | 2020-10-30 | 半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN213635990U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112309987A (zh) * | 2020-10-30 | 2021-02-02 | 福建省晋华集成电路有限公司 | 半导体结构的制作方法和半导体结构 |
-
2020
- 2020-10-30 CN CN202022483541.8U patent/CN213635990U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112309987A (zh) * | 2020-10-30 | 2021-02-02 | 福建省晋华集成电路有限公司 | 半导体结构的制作方法和半导体结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9245975B2 (en) | Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length | |
| US7679137B2 (en) | Method for fabricating recessed gate MOS transistor device | |
| US7666743B2 (en) | Methods of fabricating semiconductor devices including transistors having recessed channels | |
| JP2004500716A (ja) | トレンチゲート電極を有する二重拡散金属酸化膜半導体トランジスタ及びその製造方法 | |
| US8574958B2 (en) | Method for manufacturing a gate-control diode semiconductor memory device | |
| US20130277737A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN103560153B (zh) | 一种隧穿场效应晶体管及其制备方法 | |
| CN213635990U (zh) | 半导体结构 | |
| CN104701263B (zh) | 一种半浮栅器件的制造方法 | |
| CN116017977B (zh) | 半导体结构及其制造方法 | |
| CN111900201A (zh) | 半导体结构及制造方法 | |
| US20220302308A1 (en) | Trench field effect transistor structure and manufacturing method for same | |
| CN111900206A (zh) | 不对称型源漏场效应晶体管及其制造方法 | |
| US20110014762A1 (en) | Semiconductor device and method for manufacturing the same | |
| WO2022179062A1 (zh) | 半导体结构及其形成方法 | |
| WO2021169798A1 (zh) | 半导体器件及其制作方法 | |
| CN209822642U (zh) | 存储装置、凹陷沟道阵列晶体管 | |
| CN112309987A (zh) | 半导体结构的制作方法和半导体结构 | |
| CN208923147U (zh) | 晶体管及半导体器件 | |
| CN104599969A (zh) | 一种减小槽栅结构半浮栅器件漏电的方法 | |
| TWI231989B (en) | Method of fabricating a MOSFET device | |
| KR100598172B1 (ko) | 리세스 게이트를 갖는 트랜지스터의 제조 방법 | |
| CN115172276B (zh) | 半导体结构及其形成方法 | |
| TWI802451B (zh) | 半導體結構及其製造方法 | |
| US20230422467A1 (en) | Transistor, fabrication method, and memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |