CN111900206A - 不对称型源漏场效应晶体管及其制造方法 - Google Patents
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Abstract
本申请公开了一种不对称型源漏场效应晶体管及其制造方法，包括：位于半导体衬底上的栅极，所述栅极的底部呈阶梯形状；分别位于所述栅极两侧半导体衬底中的漏极与源极，所述漏极相对所述栅极顶部的高度与所述源极相对所述栅极顶部的高度不相同。本申请通过将栅极做成阶梯状，使得后续使用一个源漏掩模板即可形成不对称的源极和漏极结构，从而不仅改善了晶体管的性能问题，而且也节省了掩模板的制作工艺。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种不对称型源漏场效应晶体管及其制造方法。
背景技术
场效应晶体管应用于集成电路(IC)中以执行各种数字和模拟功能，随着场效应晶体管(MOSFET)的工艺微细化，使得晶体管的沟道长度逐渐缩短，从而导致晶体管受到GIDL(Gate Induced drain Leakage栅致漏极泄漏)/DIBL(Drain Induced Barrier Lowering漏致势垒降低)效应的影响越来越严重，使得晶体管阈值电压降低，器件电压增益下降，同时也限制了超大规模集成电路集成度的提高。
发明内容
本申请的目的是针对上述现有技术的不足提出的一种不对称型源漏场效应晶体管及其制造方法，该目的是通过以下技术方案实现的。
本申请的第一方面提出了一种不对称型源漏场效应晶体管，包括：
位于半导体衬底上的栅极，所述栅极的底部呈阶梯形状；
分别位于所述栅极两侧半导体衬底中的漏极与源极，所述漏极相对所述栅极顶部的高度与所述源极相对所述栅极顶部的高度不相同。
本申请的第二方面提出了一种不对称型源漏场效应晶体管的制造方法，方法包括：
提供一半导体衬底；
在所述半导体衬底上形成一凹槽；
在所述凹槽的边界上形成底部呈阶梯型的栅极；所述栅极的一部分位于凹槽内部，另一部分位于凹槽外部；
在所述栅极的两侧形成栅侧墙，所述两个栅侧墙的厚度不一致；
通过使用一源漏掩模板的离子注入工艺在所述栅极两侧半导体衬底中形成源漏极。
本申请的第三方面提出了一种电子设备，包括如上述第一方面所述的不对称型源漏场效应晶体管。
基于上述所述的不对称型场效应晶体管及其制造方法，通过将栅极的底部做成阶梯状，即栅极自身存在高度差，随之形成的栅侧墙厚度也会有差异，从而分别在栅极两侧的半导体衬底中形成的源极和漏极的延伸区不同，并且漏极相对栅极顶部的高度与源极相对栅极顶部的高度也存在差异。
基于上述描述可知，本申请通过将栅极做成阶梯状，使得后续使用一个源漏掩模板即可形成不对称的源极和漏极结构，从而不仅改善了晶体管的性能问题，而且也节省了掩模板的制作工艺。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请根据一示例性实施例示出的一种不对称型源漏场效应晶体管的结构示意图；
图2为本申请根据一示例性实施例示出的一种不对称型源漏场效应晶体管的制造方法的实施例流程图；
图3～图7为本申请根据图2所示实施例示出的不对称型源漏场效应晶体管的制作流程示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了降低GIDL/DIBL效应对场效应晶体管的性能影响，通常以不对称的源漏结构来改善晶体管性能的劣化。
在相关技术中，不对称的源漏结构是通过分别制作源掩模板(source mask)和漏掩模板(drain mask)方式，即通过使用两个掩模板分别给予源区域和漏区域不同的离子注入剂量。然而，这样就会带来增加掩模板工艺的缺点。
为解决上述技术问题，通过不同的发明构思得到源漏不对称的场效应晶体管，即本申请将栅极的底部做成阶梯状，即栅极自身存在高度差，随之形成的栅侧墙厚度也会有差异，从而分别在栅极两侧的半导体衬底中形成的源极和漏极的延伸区(gate overlap)不同，并且漏极相对栅极顶部的高度与源极相对栅极顶部的高度也存在差异。
基于上述描述可知，本申请通过将栅极做成阶梯状，使得后续使用一个源漏掩模板即可形成不对称的源极和漏极结构，从而不仅改善了晶体管的性能问题，而且也节省了掩模板的制作工艺。
参见图1，为本申请根据一示例性实施例示出的一种不对称型源漏场效应晶体管，包括：半导体衬底101、栅极102、源极103、漏极104。
其中，栅极102位于半导体衬底101上，其整体结构呈阶梯形状，并且源极103和漏极104位于栅极102两侧半导体衬底中，并且漏极104相对栅极102顶部的高度与源极103相对栅极102顶部的高度不相同。
示例性的，半导体衬底可以为硅(Si)衬底。
在各种实施例中，如图1所示，不对称型源漏场效应晶体管还包括位于栅极102两侧的栅侧墙105和栅侧墙106。
其中，栅侧墙105和栅侧墙106的厚度不一致，并且栅侧墙105和栅侧墙106的高度也不一致。
进一步地，栅极102可以为叠层结构，该叠层结构包括栅介质层1021和栅电极层1022，且栅介质层1021与半导体衬底101接触。
在各种实施例中，栅介质层1021的材料可以为氧化物(Oxide)；栅电极层1022的材料可以为多晶硅(Polysilicon)和钨(Tungsten)的混合物。
需要说明的是，为了形成阶梯状的栅极102，并使得栅侧墙105和栅侧墙106的厚度不同，可以通过在半导体衬底101形成一凹槽(Recess)，如图1所示，将栅极102制作在凹槽的边界上，栅极102的一部分位于凹槽边界内部，另一部分位于凹槽边界外部，漏极104位于凹槽内部。
在一个例子中，栅极102的1/2部分位于凹槽边界内部，另1/2部分位于凹槽边界外部。
本领域技术人员可以理解的是，也可以是源极103位于凹槽内部，本申请对此不进行具体限定。
在本实施例中，由于栅极102形成在凹槽边界上，因此侧墙105和侧墙106除了厚度不相同，二者的高度也不相同。
值得注意的是，由于栅极102存在高度差，因此形成的栅侧墙105和栅侧墙106的厚度不同，进而源极103的延伸区1031和漏极104的延伸区1041大小也就不同。
在一些实施例中，也可以在半导体衬底上形成量子阱(well)，在量子阱上形成不对称型源漏场效应晶体管，即栅极102位于量子阱上，源极103和漏极104位于量子阱中。
在本申请实施例中，由于栅极底部为阶梯状，因此即使后续按照常规的工艺使用一个源漏掩模板也可形成不对称的源极和漏极结构，不仅改善了晶体管的性能问题，而且也节省了掩模板的制作工艺。
基于上述图1所示的不对称型源漏场效应晶体管的结构，下面以具体实施例对本申请提出的不对称型源漏场效应晶体管的制造方法进行详细阐述。
图2为本申请根据一示例性实施例示出的一种不对称型源漏场效应晶体管的制造方法的实施例流程图，如图2所示，所述不对称型源漏场效应晶体管的制造方法包括如下步骤：
步骤201：提供一半导体衬底，并在所述半导体衬底上形成一凹槽。
在一实施例中，如图3所示，可以采用光刻、刻蚀工艺在半导体衬底101上形成一凹槽，该凹槽使得半导体衬底101表面呈现阶梯状。
步骤202：在凹槽的边界上形成底部呈阶梯型的栅极。
在一实施例中，可以通过在形成凹槽后的半导体衬底101上依次沉淀栅介质层1021和栅电极层1022，并对栅电极层1022进行平坦化处理，如图4所示，然后通过使用一栅掩模板，对栅介质层1021和栅电极层1022进行图案化处理，以在所述凹槽的边界上形成底部为阶梯型的栅极102，如图5所示。
示例性的，栅介质层1021的材料为氧化物，栅电极层1022的材料为多晶硅与金属钨的混合物。
值得注意的是，由于沉淀栅电极层需要执行后续的平坦化处理，因此在沉淀栅电极层1022时，在将凹槽填平的同时还需要沉淀一定的厚度，以用于平坦化减薄处理。
示例性的，平坦化减薄处理可以采用CMP(Chemical Mechanical Polishing，化学机械抛光)工艺。
步骤203：在所述栅极的两侧形成栅侧墙。
在一实施例中，可以通过形成栅极102的半导体衬底101上沉淀一用于形成栅侧墙的绝缘层，然后对所述绝缘层进行刻蚀，以在栅极102的两侧形成栅侧墙105和侧墙106，如图6所示。
示例性的，所沉淀的绝缘层的材料可以是氧化物，当然也可以是氮化物，本申请对此不进行具体限定。
基于上述步骤202所形成的阶梯状的栅极102，由于其存在高度差，因此在步骤203中在栅极102两侧形成的栅侧墙105和栅侧墙106的厚度不相同，并且二者的高度也不同。
步骤204：通过使用一源漏掩模板的离子注入工艺在所述栅极两侧半导体衬底中形成源漏极，如图7所示。
本领域技术人员可以理解的是，本申请不需要对用于形成源极和漏极的区域进行任何特殊处理，直接使用一个源漏掩模板即可形成源漏极，相对于现有技术，不仅可以节省掩模板的制造工艺，还可以获得不对称的源极和漏极，使得晶体管的性能得到改善。
需要说明的是，本实施例之所以能够形成不对称的源极和漏极的原因在于，栅极底部为阶梯状，两个栅侧墙的厚度和高度均不相同。
针对上述步骤201至步骤204的过程，可以参见上述图1所示实施例的相关描述，不再赘述。
至此，完成上述图2所示的不对称型源漏场效应晶体管的制造流程，通过上述流程可以节省掩模板的工艺，形成的不对称源漏场效应晶体管可以改善晶体管的性能。
本申请还提出了一种电子设备，所述电子设备包括如上述图1所述的不对称型源漏场效应晶体管。
示例性的，所述不对称型源漏场效应晶体管可以应用在动态随机存取存储器(DRAM)、晶闸管随机存取存储器(TRAM)、静态随机存取存储器(SRAM)、非易失性存储器(如只读存储器、闪存存储器、铁电随机存取存储器、磁阻随机存取存储器等)中的任意一种存储器。
在一些实施例中，电子设备可以包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (11)
1.一种不对称型源漏场效应晶体管，其特征在于，包括：
位于半导体衬底上的栅极，所述栅极的底部呈阶梯形状；
分别位于所述栅极两侧半导体衬底中的漏极与源极，所述漏极相对所述栅极顶部的高度与所述源极相对所述栅极顶部的高度不相同。
2.根据权利要求1所述的场效应晶体管，其特征在于，所述半导体衬底包括一凹槽；
所述栅极位于所述凹槽的边界上，其中的一部分位于所述凹槽内部，另一部分位于所述凹槽外部；
所述漏极或所述源极位于所述凹槽内部。
3.根据权利要求1所述的场效应晶体管，其特征在于，还包括：
位于所述栅极两侧的栅侧墙，所述两个栅侧墙的厚度不一致，且所述两个侧墙的高度也不一致。
4.根据权利要求1所述的场效应晶体管，其特征在于，所述栅极为叠层结构，包括栅介质层和栅电极层；
其中，所述栅介质层与所述半导体衬底接触。
5.一种不对称型源漏场效应晶体管的制造方法，其特征在于，所述方法包括：
提供一半导体衬底；
在所述半导体衬底上形成一凹槽；
在所述凹槽的边界上形成底部呈阶梯型的栅极；所述栅极的一部分位于凹槽内部，另一部分位于凹槽外部；
在所述栅极的两侧形成栅侧墙，所述两个栅侧墙的厚度不一致；
通过使用一源漏掩模板的离子注入工艺在所述栅极两侧半导体衬底中形成源漏极。
6.根据权利要求5所述的方法，其特征在于，在所述凹槽的边界上形成底部呈阶梯型的栅极，包括：
在形成凹槽后的半导体衬底上依次沉淀栅介质层和栅电极层，并对所述栅电极层进行平坦化处理；
通过使用一栅掩模板，对所述栅介质层和栅电极层进行图案化处理，以在所述凹槽的边界上形成底部为阶梯型的栅极。
7.根据权利要求6所述的方法，其特征在于，所述栅介质层的材料为氧化物；所述栅电极层的材料为多晶硅与金属钨的混合物。
8.根据权利要求5所述的方法，其特征在于，在所述栅极的两侧形成栅侧墙，包括：
在形成栅极的半导体衬底上沉淀一用于形成栅侧墙的绝缘层；
对所述绝缘层进行刻蚀，以在所述栅极的两侧形成栅侧墙。
9.根据权利要求8所述的方法，其特征在于，所述绝缘层的材料为氧化物或氮化物。
10.一种电子设备，包括如权利要求1～4任一项所述的不对称型场效应晶体管。
11.根据权利要求10所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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