CN101097919B

CN101097919B - 半导体部件以及半导体部件的制造方法

Info

Publication number: CN101097919B
Application number: CN2007101271138A
Authority: CN
Inventors: A·梅瑟; W·哈特纳; H·格鲁伯; D·博纳特; T·格罗斯
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-06-28
Filing date: 2007-06-28
Publication date: 2012-09-26
Anticipated expiration: 2027-06-28
Also published as: CN101097919A; DE102006029701A1; DE102006029701B4

Abstract

本发明涉及半导体部件以及半导体部件的制造方法。半导体部件包括半导体本体，其中形成：第一导电类型的衬底、布置在所述衬底上的第二导电类型的掩埋半导体层和布置在所述掩埋半导体层上的第三导电类型的功能单元半导体层，在所述功能单元半导体层中提供至少两个相互横向并排布置的半导体功能单元。所述掩埋半导体层是至少一个半导体功能单元的一部分，所述半导体功能单元借助穿过所述功能单元半导体层、所述掩埋半导体层和所述衬底的隔离结构相互电绝缘。所述隔离结构包括至少一个沟槽和与衬底的导电接触，所述与衬底的接触借助所述至少一个沟槽与所述功能单元半导体层和所述掩埋层电绝缘。

Description

半导体部件以及半导体部件的制造方法

技术领域

本发明的一个方面涉及具有半导体本体的半导体部件，所述半导体本体包括第一导电类型的衬底、布置在所述衬底上的第二导电类型的掩埋半导体层、布置在所述掩埋半导体层上的第三导电类型的功能单元半导体层、和从半导体本体的表面到所述衬底的接触，在所述功能单元半导体层中设置至少两个相互横向并排布置的半导体功能单元。所述掩埋半导体层是至少一个半导体功能单元的一部分。所述半导体功能单元通过隔离结构相互电绝缘，所述隔离结构穿过所述功能单元半导体层、掩埋半导体层以及衬底。

背景技术

在引言中提及的类型的半导体部件的横向空间需求相对较大。这尤其源于以下事实：穿过所述功能单元半导体层、掩埋半导体层以及衬底的隔离结构是基于扩散工艺形成的。例如，为了生成所述隔离结构，在制作所述掩埋半导体层之前，向衬底的上部区域中引入掺杂剂，在制作所述掩埋半导体层和所述功能单元半导体层之后，向所述功能单元半导体层的上部区域(位于引入了掺杂剂的衬底区域之上)中引入掺杂剂。之后，通过热处理工艺使两个掺杂剂区域熔融，也就是说，扩大掺杂剂区域的垂直范围直到后者相互垂直重叠为止。

在图1A中可看到通过这种方式生成的隔离结构。半导体本体1具有衬底2、布置在衬底2上的掩埋半导体层3和布置在掩埋半导体层3上的功能单元半导体层4。隔离结构51(结式隔离)穿过功能单元半导体层4、掩埋半导体层3和衬底2，隔离结构51用于将在左边与隔离结构51并排设置的半导体功能单元(未示出)和在右边与隔离结构51并排设置的半导体功能单元(未示出)隔离。功能单元半导体层4的导电类型和掩埋半导体层3的导电类型为第一导电类型(例如n导电类型)，而隔离结构51所包括的半导体材料和衬底2具有第二导电类型(例如p导电类型)。因而，隔离结构51同时起着与衬底2的接触的作用。隔离结构51具有第一隔离结构区域5₁和第二隔离结构区域5₂，第一隔离结构区域5₁和第二隔离结构区域5₂是通过向衬底2的上部区域内引入掺杂剂并且向功能单元半导体层4的上部区域内引入掺杂剂，以及随后的热处理工艺形成的。所述热处理工艺存在扩大隔离结构区域5₁和5₂的横向范围的影响，这是不希望有的，因为不必要地增大了半导体部件的最终横向空间需求。

沟槽隔离52也被称为隔离结构(图1B)。在这种情况下，从半导体部件1的表面41一直延伸到衬底2之内的沟槽11以这种方式被构造以便其使功能单元半导体层4中的相邻半导体功能单元(未示出)相互电绝缘。可以用绝缘材料(未示出)填充沟槽11。也可能在沟槽11的侧壁和底部上形成绝缘层12，并且用多晶硅17填充沟槽11，例如，如图1B所示。

但是，如图1B所示的利用沟槽的已知隔离不能如同参考图1A所描述的扩散隔离的情况那样提供与衬底接触的可能性。因此，必须例如通过额外的扩散区(zone)或通过后侧接触生成与衬底的接触连接。

发明内容

本发明的一个实施例提供了一种包括隔离结构和与衬底的接触的半导体部件。此外，本发明的实施例提供了制造所述半导体部件的方法。

根据本发明的一个实施例的半导体部件包括半导体本体，其中形成第一导电类型的衬底、布置在所述衬底上的第二导电类型的掩埋半导体层和布置在所述掩埋半导体层上的第三导电类型的功能单元半导体层，在所述功能单元半导体层中提供至少两个相互横向并排布置的半导体功能单元。至少所述第二或第三导电类型与所述第一导电类型相反。可以在所述衬底的整个表面上，或者仅在所述衬底表面的几个区域内形成所述掩埋半导体层。所述掩埋半导体层是至少一个半导体功能单元的一部分(例如，所述掩埋半导体层可以充当垂直晶体管的漏极区(“掩埋层”))。所述半导体功能单元通过隔离结构相互电绝缘，所述隔离结构穿过功能单元半导体层、掩埋半导体层以及衬底。所述隔离结构包括至少一个沟槽，所述沟槽用于绝缘相邻半导体功能单元以及与衬底的导电接触。所述至少一个沟槽使与衬底的接触与功能单元半导体层和掩埋层电绝缘。

可以采用Si作为半导体材料。如果存在用于绝缘和电接触的适当材料组合，那么也可以将本发明的各个方面应用于其他半导体材料。

此外，在本发明的一个实施例中，可以通过第一导电类型的任意半导体层替代所述衬底。这样的半导体层可以是例如布置在上述第一掩埋半导体层之下的第二掩埋半导体层。同样地，可以利用所述隔离结构，以隔离的方式实现上述第一掩埋半导体层的接触连接，然后后者仅延伸直到所述第一掩埋半导体层，或延伸到其中。

作为沟槽的隔离结构的构造能够大大降低隔离结构的横向空间需求，因为当前可以制作具有非常小的横向尺寸的沟槽。此外，作为采用具有与衬底的电接触的导电材料填充沟槽的结果，或者作为在两个沟槽之间形成第一导电类型的半导电区的结果，还可以将所述隔离结构用作所述衬底的电接触连接。衬底的此类电接触连接在上述类型的半导体部件中是惯常采用的，而且在常规半导体部件中需要很大的横向空间，因为根据以扩散工艺为基础的现有技术，要么采用与扩散隔离结构集成的方式形成所述电接触连接(参考图1A)，要么采用与半导体部件的隔离结构类似的方式形成所述电接触连接。根据本发明的方面，可以以节省空间的沟槽的形式将隔离结构和衬底接触“结合”。

此外，本发明的一个方面提供了根据本发明的第一实施例的制造半导体部件的第一方法，所述方法从半导体本体开始实施，所述半导体本体包括：

-第一导电类型的衬底，

-设置在所述衬底上的第二导电类型的掩埋半导体层，以及

-设置在所述掩埋半导体层上的第三导电类型的功能单元半导体层，所述方法包括：

-在所述半导体本体内形成一直延伸到所述衬底内的至少一个沟槽，

-形成绝缘层，所述绝缘层使所述沟槽的内部与所述功能单元半导体层和所述掩埋半导体层绝缘，但是其至少在所述沟槽底部的区域中具有切口(cutout)，以及

-采用导电材料填充所述至少一个沟槽。

此外，本发明的一个方面提供了根据本发明的第二实施例的制造半导体部件的方法，所述方法从包括第一导电类型的衬底的半导体本体开始实施，所述方法包括：

-在所述衬底上形成掩埋半导体层，所述掩埋半导体层具有第二导电类型的区域和导电类型为所述第一导电类型的至少一个区域，

-在所述掩埋半导体层上形成第三导电类型的功能单元半导体层，

-在所述半导体本体内形成至少一个沟槽结构，每一沟槽结构从所述功能单元半导体层的顶侧开始一直延伸到所述衬底内，每一沟槽结构包括两个沿横向相互隔开的沟槽，所述掩埋半导体层的所述第一导电类型的区域中的一个位于所述两个沟槽之间，以及

-通过执行热处理工艺扩大所述掩埋半导体层的区域的垂直和/或水平范围。

根据所述第二制造方法的一个方面，每一沟槽结构的沟槽形成了扩散阻挡，其在扩散工艺中防止掺杂剂沿横向扩散到特定界限之外，而代替地掺杂剂在垂直扩散方向上被“偏转”(向上或向下)。

附图说明

附图被包括用以提供对本发明的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其它实施例和本发明的多个预期的优点，同时参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例绘制。相似的参考数字表示相应的相似部分。

图1A以截面图示出了根据现有技术的半导体部件的一部分。

图1B以截面图示出了根据现有技术的另一半导体部件的一部分。

图2示出了根据本发明的第一制造方法的第一实施例的第一工艺阶段。

图3示出了根据本发明的第一制造方法的第一实施例的第二工艺阶段。

图4示出了根据本发明的第一制造方法的第一实施例的第三工艺阶段。

图5示出了根据本发明的第一制造方法的第一实施例的第四工艺阶段。

图6示出了根据本发明的第一制造方法的第一实施例的第五工艺阶段。

图7示出了根据本发明的第一制造方法的第一实施例的第六工艺阶段。

图8示出了根据本发明的第一制造方法的第一实施例的第七工艺阶段。

图9示出了根据本发明的第一制造方法的第一实施例的第八工艺阶段。

图10示出了根据本发明的第一制造方法的第二实施例的第六工艺阶段。

图11示出了根据本发明的第一制造方法的第二实施例的第七工艺阶段。

图12示出了根据本发明的第一制造方法的第二实施例的第八工艺阶段。

图13示出了根据本发明的第一制造方法的第二实施例的第九工艺阶段。

图14示出了根据本发明的第一制造方法的第三实施例的第六工艺阶段。

图15示出了根据本发明的第一制造方法的第三实施例的第七工艺阶段。

图16示出了根据本发明的第二制造方法的第一实施例的第一工艺阶段。

图17示出了根据本发明的第二制造方法的第一实施例的第二工艺阶段。

图18示出了根据本发明的第二制造方法的第一实施例的第三工艺阶段。

图19示出了根据本发明的第二制造方法的第一实施例的第四工艺阶段。

图20示出了根据本发明的第二制造方法的第一实施例的第五工艺阶段。

图21示出了根据本发明的第二制造方法的第一实施例的第六工艺阶段。

图22示出了根据本发明的第二制造方法的第一实施例的第七工艺阶段。

具体实施方式

在下面的详细描述中，参考附图，这些附图构成了说明书的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如：″顶部″、″底部″、″前″、″后″、″超前″、″拖尾″等等，是参考所描述的图的方向来使用的。由于本发明的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是用于限制。应当理解也可以利用其它实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是在限制的意义上进行的，并且本发明的范围将由所附权利要求来限定。

在图中，可以通过相同的参考数字表示相同或相互对应的区域、部件/部件组。此外，可以对所有的实施例进行相反的掺杂，也就是说，采用p型区替代n型区，且反之亦然。作为实例，采用Si作为所示的实施例中的半导体材料。但是，如果存在对应的材料组合，那么也可以采用其他半导电材料。

在本发明的第一实施例中，隔离结构包括沟槽，所述沟槽的侧壁至少部分地被绝缘层覆盖，从而使沟槽的内部与功能单元半导体层和掩埋半导体层电绝缘。采用与所述衬底形成电接触的导电材料填充所述沟槽的内部。

在本发明的第一实施例的一个实施例中，所述导电材料是第一导电类型的半导体材料。

为了提高衬底接触的质量，与所述第一导电类型的导电材料毗邻的衬底部分的掺杂强度，即掺杂剂的浓度，可以高于所述衬底的掺杂强度。

在本发明的第一实施例的另一个实施例中，至少在沟槽的底部上形成硅化物。在这种情况下，采用除Si以外的另一种材料作为半导体材料，并且替代所述硅化物，形成相应的金属-半导体化合物。替代所述硅化物，可以形成由半导体氮化物或半导体碳化物构成的导电层。处于所述沟槽内部的导电材料可以是任意导电类型的半导体材料。

可以采用TiSi、WSi、CoSi、TaSi、HfSi、HfSiOx以及其他半导体材料与过渡金属的化合物作为所述硅化物。在示范性实施例中，可以采用导电氮化物和碳化物，例如，TiN、WN、TaN、TaSiN、TiSiN、WC和TiC等。

在本发明的第一实施例的另一个实施例中，所述导电材料为金属。

从这种意义上来讲，可以采用W、Al、Cu、Ti、Co或石墨等以及如上所述的导电硅化物、氮化物和碳化物作为所述金属。此外，还可以将不同材料构成的层组合起来以实现与衬底的电接触。

在本发明的第二实施例中，所述隔离结构包括两个沟槽，还包括处于所述沟槽之间的第一导电类型的半导电区。

在本发明的第二实施例的一个实施例中，位于所述沟槽之间的第一导电类型的半导电区包括掩埋半导体层的第一导电类型的区域和位于所述掩埋半导体层的所述区域之上的第一导电类型的掺杂区域。所述两个区域至少部分地相互毗邻，使得从所述半导体部件的表面直到所述衬底存在沿垂直方向的第一导电类型的连续半导电区。

可以采用绝缘材料填充第二实施例的沟槽。

将参考图2到图9更为详细的解释根据本发明的第一制造方法的第一实施例。

图2示出了半导体本体1，其具有衬底2、布置在衬底2上的掩埋半导体层3和布置在掩埋半导体层3上的功能单元半导体层4。所述功能单元半导体层4可以是例如外延层，即单晶层。所述功能单元半导体层4含有半导体功能单元(未示出)，例如，逻辑电路、存储单元或诸如晶体管、二极管或电容器等的部件。在这种情况下，必须使相邻功能单元相互电隔离。在该实施例中，衬底2为轻掺杂的p-Si，而掩埋层3为高度掺杂的n-Si层，且功能单元半导体层4为轻掺杂的n-Si外延层。也可以对衬底和半导电层的掺杂进行不同的配置，但是衬底的导电类型与掩埋层3和/或功能单元半导体层4的导电类型相反。在功能单元半导体层4上布置包括氮化硅层7、氧化物层8和多晶硅层9的硬掩模6。硬掩模6还可以包括其他材料和层序列，并且适合于后续工艺步骤的要求。

在第二工艺阶段(图3)，例如，采用光掩模在硬掩模6中形成硬掩模开口10。

在第三工艺阶段(图4)，采用根据图3构图的硬掩模6在半导体本体1内形成沟槽11，所述沟槽一直延伸到衬底2之内。在这种情况下，沟槽11隔断了掩埋半导体层3。如果利用掩模(这里未示出)仅在半导体本体1的一些区域内形成了掩埋半导体层3，那么也可以使掩埋半导体层3只处于半导体本体1的某一区域内，即位于沟槽11的一侧上。在沟槽11的制造过程中，部分地去除硬掩模6(完全去除多晶硅层9，部分地去除氧化物层8)。接下来，如图4所示，完全去除氧化物层8。但是，也可以不去除残留的氧化物层8直到进入后面的工艺阶段为止。

沟槽11可以具有任何期望的形状和横向尺寸。但是，必须将所述形状和横向尺寸具体实施为使得它们确保相邻半导体功能单元的电隔离。作为实例，沟槽11可以具有矩形截面，如图4所示。在平面图中，沟槽11可以例如形成围绕功能单元的框架，所述框架的每一段均具有长度和开口宽度。在这种情况下，段的长度由将要被隔离的功能单元的长度或宽度产生，而所述开口宽度由将要确保的隔离参数确定。

在第四工艺阶段(图5)，以共形的方式淀积绝缘层12，其覆盖氮化硅层7的表面以及所述沟槽11的内壁。所述绝缘层12包括诸如TEOS、热氧化物、SiNx、SiOxNy、AlOx、ZrOx、TiOx等的电绝缘材料或者电绝缘材料的组合或层堆叠。

在第五工艺阶段(图6)，例如，通过各向同性蚀刻去除绝缘层12，以这种方式使得只有沟槽11的侧壁被绝缘层12覆盖。

必须以这种方式配置绝缘层12使得确保功能单元半导体层4和掩埋层3与稍后在沟槽11的内部引入的导电材料电绝缘。作为实例，绝缘层12覆盖沟槽11的侧壁直到沟槽11的底部。但是，绝缘层12也可以从形成半导体本体1的表面的功能单元半导体层4的表面41延伸到至少在掩埋层3的下边缘31之下。在这种情况下，下边缘31形成掩埋层3和衬底2之间的界面。换言之，绝缘层12可以不延伸直到沟槽11的底部。但是，必须始终确保与衬底毗邻的沟槽11的区域不被绝缘层12覆盖。如在这里所描述的实施例中，其可以是沟槽底部的区域，而且还可以是沟槽11的侧壁的区域。

也可以采用其他没有必要从沟槽底部去除绝缘层12的方法来形成所述形状的绝缘层12。

在一种情形中，沟槽11的横向开口宽度为0.5到3μm。在一种情形中，沟槽11的开口宽度可以处于1.5到2.5μm的范围内，尤其是在2μm左右。在一种情形中，沟槽11的深度为5到50μm。在其他情形中，沟槽11的深度可以处于10到25μm的范围内，尤其是在20μm左右。在一种情形中，绝缘层12的厚度为100到700nm，尤其是在100到500nm左右。

但是，可以将所有提及的尺寸和材料调整到隔离结构的期望特性，所述特性是指电绝缘和电接触特性。

在采用半导体材料填充所述沟槽之前，可以向所述至少一个沟槽内引入第二导电类型的掺杂剂，从而相对于所述衬底的掺杂强度提高与所述至少一个沟槽的沟槽底部毗邻的衬底区域的掺杂强度。

在第六工艺阶段(图7)中，例如通过离子注入向沟槽11的底部引入衬底2的导电类型的掺杂剂，从而在衬底2内出现掺杂浓度高于衬底2的掺杂浓度的区域13。因而能够改善以后引入到沟槽11中的导电材料与衬底2的电连接。所述的额外的掺杂步骤为可选步骤；也可以免除(省略)该步骤。

但是，可以在较早的工艺阶段形成区域13，例如作为掩埋层。因而，区域13的横向尺寸不受沟槽11的尺寸的限制。换言之，区域13可以在沟槽11上横向延伸。

此外，可以根本不形成区域13。

在第七工艺阶段(图8)，采用衬底2的导电类型的多晶硅层14填充和分别覆盖沟槽11和氮化硅层7的表面。

在第八工艺步骤(图9)中，对多晶硅层14进行回蚀(etchback)，从而使多晶硅14仅保留在沟槽11内。因而其侧壁被覆盖了绝缘层12且其内部被填充了多晶硅14的沟槽11和区域13形成了根据本发明的隔离结构5的第一实施例。

在对半导体部件的进一步处理期间，可以使氮化硅层7保留在功能单元半导体层4的表面41上，或者可以将其从该处去除。

如图9所示，这产生了根据本发明的半导体部件的第一实施例。所述半导体部件包括半导体本体1和隔离结构5。半导体本体1包括第一导电类型的衬底2、第二导电类型的掩埋半导体层3和第三导电类型的功能单元半导体层4，至少第二和第三导电类型与第一导电类型相反。功能单元半导体层4具有不与掩埋半导体层3毗邻的表面41。表面41形成了半导体本体1和根据本发明的一个实施例的半导体部件的表面。隔离结构5形成于沟槽11中，沟槽11从表面41一直延伸到衬底2之内，并在该工艺中切断了功能单元半导体层4和掩埋层3。因而，沟槽11的下边缘具有从表面41测量的比掩埋层3的下边缘31更大的深度。采用延伸直到沟槽11的底部的绝缘层12覆盖沟槽11的侧壁。在这种情况下，沟槽底部的区域不被层12覆盖。在沟槽底部的所述区域上，第一导电类型的高度掺杂的区域13突出到了衬底2内。所述区域13改善了与衬底2的接触。区域13是可选的，也就是说也可以没有区域13。第一导电类型的多晶硅层14位于区域13之上，也就是说，位于沟槽11的内部。层14完全填充沟槽11内位于绝缘层12之间的空间，并延伸直到表面41。层14实现了与衬底2的电接触。绝缘层12实现了功能单元半导体层4的相邻区域41和42的相互电隔离，以及层14与功能单元半导体层4和掩埋层3的电隔离。

在第一方法的另一实施例中，在采用导电材料填充沟槽内部之前，至少在沟槽的底部上形成如上所述的硅化物或导电氮化物或碳化物等。之后，采用任意导电类型的半导体材料作为导电材料填充所述沟槽。

可以通过至少在沟槽的底部上淀积金属来形成所述硅化物。在这种情况下，硅化物出现在所述金属与半导电材料(例如硅)直接接触的区域内。

可以采用Ti、W、Co、Ta、Hf和其他过渡金属作为形成所述硅化物的金属。

在下述说明中，将参考图10到13解释根据本发明的第一制造方法的第二实施例。

在半导体本体1内形成沟槽11以及在沟槽11的侧壁上形成绝缘层12之后，如参考图2到6所描述的，在氮化硅层7和沟槽11的表面上以共形的方式淀积金属层15(图10)。因而，层15位于沟槽11侧壁上的绝缘层12上以及沟槽11的底部上。

在后面的硅化步骤中，在层15与硅形成接触的位置生成硅化物。如图11所示，这在沟槽11的底部生成硅化物16。之后，去除金属层15，从而得到了图11所示的结构。

也可以以不同的方式，例如，通过CVD淀积生成沟槽11的底部上的硅化物16，在这种情况下，可能需要另外的工艺步骤，例如，去除不需要的层区域。也可以形成示例性的其他导电层16，例如氮化物或碳化物，来替代硅化物16。

在第一制造方法的第二实施例的第八工艺阶段，以这种方式淀积多晶硅层17使得其完全填充剩余的沟槽11并覆盖氮化硅层7的表面(图12)。在这种情况下，多晶硅层17可以是任意导电类型的。

在第九工艺阶段，从氮化硅层7的表面去除多晶硅层17(图13)。因而其侧壁被覆盖了绝缘层12且其内部被填充了多晶硅17的沟槽11形成了根据本发明的隔离结构5的第二实施例。

图13所示的根据本发明的半导体部件的第二实施例类似于图9所示的第一实施例。但是，没有位于衬底2内的高度掺杂的区域13，而是在沟槽11的底部上形成硅化物16。所述硅化物16也可以突出到衬底2内。采用任意导电类型的多晶硅层17完全填充沟槽11内位于绝缘层12之间的空间。

第二实施例提供了任意可选导电类型的多晶硅层17。因而可以免除一些工艺步骤，例如，作为实例，在建立与半导体本体的不同区域内的具有相反导电类型的半导电层的接触时，淀积具有相反导电类型的另一多晶硅层。

在第一方法的一个实施例中，采用金属层填充所述沟槽。

从这种意义上来讲，可以采用W、Al、Cu、Ti、Co、石墨等以及如上所述的导电金属-半导体化合物、氮化物或碳化物作为所述金属。

在下述说明中，将参考图14和15解释根据本发明的第一制造方法的第三实施例。

在半导体本体1内形成沟槽11以及在沟槽11的侧壁上形成绝缘层12之后，如参考图2到6所描述的，在氮化硅层7上和沟槽11内淀积层18(图14)。于是层18完全填充了沟槽11。层18是金属层。层18的可能的材料可以是石墨、导电氮化物或碳化物、或者诸如W、Cu、Al、Ti、Co等的金属。根据所选择的材料，可能需要在淀积层18之前在未被覆盖的半导体区域上淀积导电阻挡层(未示出)。此外，层18可以包括所提及的材料的化合物或者层堆叠。

在根据本发明的第一制造方法的第三实施例的第七工艺阶段，从氮化硅层7的表面去除层18(图15)。因而其侧壁被覆盖了绝缘层12且其内部被填充了层18的沟槽11形成了根据本发明的隔离结构5的第三实施例。

如图15所示的根据本发明的半导体部件的第三实施例类似于图9所示的第一实施例。但是，没有位于衬底2中的高度掺杂的区域13。采用金属层18完全填充沟槽11内位于绝缘层12之间的空间。

第三实施例提供了对层18的材料的、独立于衬底的导电类型的自由选择。因而可以通过仅淀积一次导电材料来形成与半导体本体的不同区域内具有相反导电类型的半导电层的接触。

在根据本发明的第二制造方法的一个实施例中，作为形成沟槽的结果，利用掩埋半导体层的区域的横向位置和沟槽的横向位置的相互重叠减小了掩模半导体层的第一掺杂类型的区域的横向范围。换言之：作为形成沟槽的结果，“钳制(clip)”了这些区域的边缘区；这还将更进一步限制扩散工艺过程中的横向自由度。

为了在半导体部件的表面与衬底之间沿垂直方向形成第一导电类型的连续区，可以通过向沟槽之间的区域内引入掺杂剂，在掩埋层的第一导电类型的区域之上形成第一导电类型的区域。在一些实施例中，如果功能半导体层的垂直范围如此大以致于不能仅通过使掺杂剂从掩埋层的第一导电类型的区域向外扩散来实现对沟槽之间直到半导体部件的表面的区的充分高的掺杂，那么这是有利的。如果第三导电类型(即功能单元半导体层的导电类型)与第一导电类型相反，那么可能需要从半导体部件的表面额外引入第一导电类型的掺杂剂，例如，借助通过掩模的注入。

可以用绝缘材料填充所述沟槽。

在下述说明中，将参考图16到22解释根据本发明的第二制造方法的第一实施例。

在第一工艺阶段(图16)，提供半导体本体1，其包括衬底2、掩埋半导体层3和功能单元半导体层4。在该实施例中，衬底2是轻掺杂的p-Si，而功能单元半导体层4为轻掺杂的n-Si外延层。掩埋半导体层3包括第二导电类型(这里：n导电类型)的区域3₁以及第一导电类型(衬底的导电类型，这里：p导电类型)的区域3₂。也可以对衬底和半导电层的掺杂进行不同的配置，但是衬底的导电类型与掩埋层区域3₁和功能单元半导体层4的导电类型相反。为了形成掩埋半导体层3，作为实例，可以在第一步骤中，在衬底2上淀积连续的n掺杂的半导体层，并且在第二步骤中，利用适当的掩蔽去除所述n掺杂的半导体层的一部分，随后采用p掺杂的半导体材料填充去除的区域。之后，在通过这种方式形成的半导体层3上形成功能单元半导体层4，从而半导体层3变为掩埋半导体层3。在半导体本体1上布置包括氮化硅层7、氧化物层8和多晶硅层9的硬掩模6。

在第二工艺阶段(图17)中，向硬掩模6内引入硬掩模开口10，所述开口的横向位置与所述p掺杂区域3₂的横向位置重叠。换言之：区域3₂相对于左手区域3₁的左手界面的横向位置必须位于左手硬掩模开口10之下，而区域32相对于右手区域3₁的右手界面的横向位置必须位于右手硬掩模开口10之下。

在第三工艺阶段(图18)中，采用硬掩模6作为蚀刻掩模在半导体本体1内形成沟槽11，所述沟槽一直延伸到衬底2内。因而沟槽11将掩埋半导体层3的区域3₁与区域3₂分开。

在第四工艺阶段(图19)，在氮化硅层7的表面上以及沟槽11之内淀积诸如TEOS的绝缘材料19，从而沟槽11被绝缘材料19完全填充。

在第五工艺阶段(图20)中，对绝缘材料19进行回蚀，以这种方式使得绝缘材料19仅保留在沟槽11内。

在第六工艺阶段(图21)中，去除氮化硅层7，并执行热处理工艺。氮化硅层7也可以保留在表面41上。所述热处理工艺导致掩埋半导体层3的区域3₁以及区域3₂的垂直范围的扩大。由于区域3₂被沟槽11内的绝缘材料19横向包围的事实，可以有针对性地提高这一区域的垂直范围的作用，这一作用越大，两个沟槽11相互之间靠得越近，也就是说，两个沟槽11之间的间隙越窄。沟槽11相应地起着横向扩散阻挡的作用，其具有的作用是与没有横向扩散阻挡的区域3₁相比，区域3₂的垂直范围原来更高。

在第七工艺阶段(图22)中，向沟槽11之间的、在扩散工艺过程中没有掺杂剂能够从区域3₂渗透到其内的上部区域中引入第二导电类型(p导电类型)的掺杂剂，从而生成p掺杂区域20。区域20连同区域3₂一起从功能单元半导体层4的表面41开始形成第一导电类型的连续区域21，由此实现与衬底2的电接触。可以将用绝缘材料19填充的沟槽11以及区域20和3₂的总体视作隔离结构5的第四实施例。一方面，隔离结构5起着使已经形成或形成于区域4₁和4₂中的不同半导体功能单元(未示出)绝缘的作用；同时，可以采用位于沟槽11之间的第一导电类型的区域21来形成与衬底2的接触。通过这种方式可以极大降低半导体部件的横向空间需求。

沟槽11的典型的横向开口宽度与相对于第一制造方法提及的类似。隔离结构5的沟槽11之间的典型横向距离，即区21的横向宽度为1到500μm。

对于区域3₂在参考图21描述的热处理工艺过程中到达功能单元半导体层4的表面42，并且所得到的第一导电类型的区21的掺杂强度满足与衬底2的低阻抗接触的需要的情况而言，可以免除高度掺杂的区域20的形成。

在下述说明中将解释本发明的另外的方面。

在通常目前可得到的并且将CMOS、双极和DMOS器件的功能性组合在一个芯片上的SPT产品(智能电源技术)中，通过扩散隔离实现Si芯片上的各种电路元件的隔离。这涉及例如通过掩蔽的注入和后续的热处理在n型衬底或n型外延层上形成p掺杂区。采用类似的过程形成与所述掩埋层的电接触。这涉及通过采用高度掺杂的磷玻璃的掩蔽的涂敷在晶片表面上形成高度掺杂的n⁺型区。接下来，通过热处理将掺杂剂“驱动”到衬底内或外延层内。

除了与掩埋层的接触之外，还需要与衬底的接触。这种衬底接触同时还代表阱的结式隔离，目前其通过借助扩散相互融合的下部p型区(底部隔离)(通过在形成n型外延层之前向衬底内实施注入形成)和上部p型区(顶部隔离)来实现。当然，用于形成隔离区和接触的掺杂剂的这些扩散(期望通过热处理实现)还将导致径向对称延伸的扩散区。后者又决定着硅芯片上的扩散隔离和扩散接触的大空间需求。

本发明的一个实施例在无需采用扩散接触或衬底接触连接的情况下实现了节省空间的衬底接触连接的集成构思，其中抑制了横向外扩散。此外，本发明还能够通过深沟槽同时实现隔离和衬底接触。

前面已经说明了借助DTI(深沟槽隔离)的衬底接触的两种可能的变型。在第一种变型中，除了外延阱的隔离之外，还在深沟槽中形成衬底接触。出于这一目的，利用隔离沟槽底部处的间隔体蚀刻来开口通过TEOS淀积获得的沟槽内的隔离。接下来，通过淀积诸如p多晶硅的导电材料来填充被开口的深沟槽。为了改善与衬底的连接，也可以在淀积多晶硅之前在沟槽底部中注入高p型剂量，但是这需要额外的光刻平面。相应地，作为实例，在采用TEOS氧化物部分地填充所述深沟槽之后(对于大约2μm宽的沟槽，例如填充100-500nm)，通过干法化学TEOS氧化物蚀刻(间隔体蚀刻)在底部开口沟槽。之后，利用另一光刻，提高沟槽底部中的掺杂，并实现采用p掺杂多晶硅的填充，或者作为替换，直接实现采用p掺杂多晶硅的填充。

在第二种变型中，采用深沟槽来划定形成衬底接触的掺杂轮廓的横向外扩散的界限，以节约面积。此外，这可以与“双阱工艺”(在n型掩埋层之前对底部隔离进行面注入)相结合，以节约光刻平面。由于因利用深沟槽的划界使底部隔离的显著横向外扩散变得无关紧要，因而可以实现与已存在的较浅的p型阱的上部连接，并由此另外可以节约另一光刻平面。在第二种变型中，利用布局中相邻深沟槽的外壁来限定其中划定两个p型注入的外扩散的界限的区域。在该区域内将对所述掩埋层进行开口。

相应地，在第二种变型中，借助“双阱”原理中断所需衬底接触的区域内的n型掩埋层，并在晶片上注入面p型掺杂。在这种情况下，较厚的热氧化物掩蔽所述n掺杂掩埋层，并在衬底接触开口内实现所述注入。结果，与所述n型掩埋层并排地产生p型掩埋层。接下来，采用深沟槽包围这一区域。于是，在所述p型掩埋层的后续扩散过程中，所述深沟槽构成掺杂剂的横向阻挡。结果，掺杂剂只能沿表面和衬底的方向向外扩散。这一效果是合乎需要的，以便接下来利用从上面注入的p型阱实现向下与衬底的连接。

两种变型均促进了光刻平面的节约(除了巨大的面积收益之外)，因为扩散隔离区通常是利用两个隔离面(淀积外延层之前的底部隔离和淀积外延层之后的顶部隔离)形成的。

尽管在这里已经示出并描述了具体的实施例，但本领域技术人员将意识到多种改变和/或等价实施方式可以替代示出和描述的具体实施例而不脱离本发明的范围。本申请旨在覆盖在这里讨论的具体实施例的任何改编或变型。因此，本发明旨在仅由权利要求及其等价物来限制。

Claims

1.一种具有半导体本体的半导体部件，包括：

第一导电类型的衬底；

布置在所述衬底上的第二导电类型的掩埋半导体层；以及

布置在所述掩埋半导体层上的第三导电类型的功能单元半导体层，其中提供至少两个相互横向并排布置的半导体功能单元；

其中所述掩埋半导体层是至少一个半导体功能单元的一部分，并且所述半导体功能单元借助穿过所述功能单元半导体层、所述掩埋半导体层和所述衬底的隔离结构相互电绝缘；并且

其中所述隔离结构包括至少一个沟槽和与衬底的导电接触，所述与衬底的导电接触借助所述至少一个沟槽与所述功能单元半导体层和所述掩埋层电绝缘。

2.根据权利要求1所述的半导体部件，其中所述隔离结构包括沟槽，所述沟槽的侧壁被绝缘层至少部分地覆盖且所述沟槽的内部被与所述衬底形成电接触的导电材料填充。

3.根据权利要求2所述的半导体部件，其中所述导电材料是第一导电类型的半导体材料。

4.根据权利要求3所述的半导体部件，其中所述衬底毗邻所述导电半导体材料的所述部分具有高于所述衬底的掺杂强度的掺杂强度。

5.根据权利要求2所述的半导体部件，其中至少在所述沟槽的底部上形成金属-硅化物，并且其中所述导电材料是任意导电类型的半导体材料。

6.根据权利要求5所述的半导体部件，其中所述金属选自包括下述的组：Ti、W、Co、Ta、Hf和其他过渡金属。

7.根据权利要求2所述的半导体部件，其中所述导电材料包括金属。

8.根据权利要求7所述的半导体部件，其中所述导电材料是包括下述的组中的一个：Ti、W、Co、Al、Cu、过渡金属及其半导体化合物、硅化物、石墨、以及导电氮化物和导电碳化物。

9.根据权利要求1所述的半导体部件，其中所述隔离结构包括两个沟槽和位于所述沟槽之间的第一导电类型的半导电区。

10.根据权利要求9所述的半导体部件，其中所述掩埋半导体层包括第一导电类型的区域，所述半导电区包括所述掩埋半导体层的所述第一导电类型的区域和位于所述掩埋半导体层的所述第一导电类型的区域上的第一导电类型的掺杂区域。

11.根据权利要求9所述的半导体部件，其中采用绝缘材料填充所述沟槽。

12.一种形成具有半导体本体的半导体部件的方法，包括：

提供第一导电类型的衬底；

在所述衬底上提供第二导电类型的掩埋半导体层；

在所述掩埋半导体层上提供第三导电类型的功能单元半导体层；

在所述半导体本体内形成一直延伸到所述衬底内的至少一个沟槽；

形成绝缘层，所述绝缘层使所述沟槽内部与所述功能单元半导体层和所述掩埋半导体层电绝缘，但是至少在所述沟槽底部的区域中具有切口；以及

采用导电材料填充所述至少一个沟槽。

13.根据权利要求12所述的方法，还包括采用第一导电类型的半导体材料填充所述沟槽。

14.根据权利要求13所述的方法，还包括：在采用半导体材料填充所述至少一个沟槽之前，向所述至少一个沟槽内引入第一导电类型的掺杂剂。

15.根据权利要求12所述的方法，还包括：在采用导电材料填充所述沟槽之前，至少在所述沟槽的底部上形成金属-硅化物，并采用任意导电类型的半导体材料填充所述沟槽。

16.根据权利要求15所述的方法，还包括：通过至少在所述沟槽的底部上淀积金属来形成所述硅化物。

17.根据权利要求16所述的方法，其中所述金属选自包括下述的组：Ti、W、Co、Ta、Hf和其他过渡金属。

18.根据权利要求12所述的方法，其中所述导电材料为金属。

19.根据权利要求18所述的方法，其中所述金属选自包括下述的组：Ti、W、Co、Al、Cu、过渡金属及其半导体化合物、硅化物、石墨、以及导电氮化物和导电碳化物。

20.一种形成具有半导体本体的半导体部件的方法，包括：

形成第一导电类型的衬底；

在所述衬底上形成掩埋半导体层，所述掩埋半导体层包括导电类型为第一导电类型的至少一个区域和导电类型为第二导电类型的至少一个其他区域；

在所述掩埋半导体层上形成第三导电类型的功能单元半导体层；

在所述半导体本体内形成至少一个沟槽结构，每一沟槽结构从所述功能单元半导体层的顶侧开始一直延伸到所述衬底内，每一沟槽结构包括两个彼此横向隔开的沟槽，并且所述掩埋半导体层的第一导电类型的区域中的一个位于所述两个沟槽之间；

通过执行热处理工艺扩大所述掩埋半导体层的第一掺杂类型的区域的垂直和/或水平范围；以及

通过引入掺杂剂将位于所述掩埋半导体层的第一掺杂类型的区域之上的区域转化为第一导电类型的区域，所述第一导电类型的区域连同所述掩埋半导体层的第一掺杂类型的区域一起形成第一导电类型的连续区域，由此实现与衬底的电接触，

所述方法还包括采用绝缘材料填充所述沟槽。

21.根据权利要求20所述的方法，还包括：作为形成所述沟槽的结果，借助所述掩埋半导体层的第一掺杂类型的区域的横向位置与所述沟槽的横向位置的相互重叠来降低所述掩埋半导体层的第一掺杂类型的区域的横向范围。