DE102020115990B3 - Verfahren zum herstellen eines substrates - Google Patents
Verfahren zum herstellen eines substrates Download PDFInfo
- Publication number
- DE102020115990B3 DE102020115990B3 DE102020115990.0A DE102020115990A DE102020115990B3 DE 102020115990 B3 DE102020115990 B3 DE 102020115990B3 DE 102020115990 A DE102020115990 A DE 102020115990A DE 102020115990 B3 DE102020115990 B3 DE 102020115990B3
- Authority
- DE
- Germany
- Prior art keywords
- coating
- layer
- electrically conductive
- conductive layer
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title description 48
- 238000004519 manufacturing process Methods 0.000 title description 6
- 238000000576 coating method Methods 0.000 claims abstract description 74
- 239000011248 coating agent Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000009413 insulation Methods 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims description 23
- 239000000919 ceramic Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 229910010272 inorganic material Inorganic materials 0.000 claims description 4
- 239000011147 inorganic material Substances 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- 238000003618 dip coating Methods 0.000 claims description 3
- 238000009616 inductively coupled plasma Methods 0.000 claims description 3
- 239000000843 powder Substances 0.000 claims description 3
- 238000005488 sandblasting Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims description 2
- 239000004642 Polyimide Substances 0.000 claims description 2
- 238000005422 blasting Methods 0.000 claims description 2
- 235000011089 carbon dioxide Nutrition 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims description 2
- 238000000608 laser ablation Methods 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 238000005507 spraying Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 claims 2
- 238000011049 filling Methods 0.000 claims 1
- 238000007751 thermal spraying Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 description 47
- 230000000873 masking effect Effects 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/54—Providing fillings in containers, e.g. gas fillings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Ein Verfahren weist das Formen einer ersten elektrisch leitenden Schicht auf einer ersten Seite einer dielektrischen Isolationsschicht, das Formen einer strukturierten Maskenschicht auf einer der dielektrischen Isolationsschicht abgewandten Seite der ersten elektrisch leitenden Schicht, das Formen wenigstens eines Grabens in der ersten elektrisch leitenden Schicht, wobei sich der wenigstens eine Graben durch die gesamte erste elektrisch leitende Schicht hindurch zu der dielektrischen Isolationsschicht erstreckt, das Formen einer Beschichtung, welche wenigstens den Boden und die Seitenwände des wenigstens einen Grabens bedeckt, und, nach dem Formen der Beschichtung, das Entfernen der Maskenschicht auf.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Substrates, insbesondere ein Verfahren zum Herstellen eines Substrates für ein Leistungshalbleitermodul.
- Leistungshalbleitermodule weisen meist ein oder mehrere Halbleitersubstrate auf, die auf einer Bodenplatte oder auf einem Kühlkörper angeordnet sein können. Eine Halbleiteranordnung mit einer Vielzahl steuerbarer Halbleiterbauelemente (z.B. IGBTs) ist auf wenigstens einem der Substrate angeordnet. Ein Halbleitersubstrat weist in der Regel eine elektrisch isolierende Substratschicht (z.B. eine Keramikschicht), eine erste elektrisch leitende Schicht (z.B. eine Metallschicht) die auf einer ersten Seite der Substratschicht angeordnet ist, und eine zweite elektrisch leitende Schicht (z.B. eine Metallschicht) auf, die auf einer der ersten Seite gegenüberliegenden zweiten Seite der Substratschicht angeordnet ist. Die steuerbaren Halbleiterbauelemente sind beispielsweise auf der ersten elektrisch leitenden Schicht angeordnet. Die zweite elektrisch leitende Schicht ist meistens mit der Bodenplatte bzw. dem Kühlkörper verbunden, das heißt, dass diese zwischen der Bodenplatte/dem Kühlkörper und der isolierenden Substratschicht angeordnet ist.
- Wenigstens die erste elektrisch leitende Schicht ist in der Regel eine strukturierte Schicht. Das heißt, die Schicht weist mehrere voneinander beabstandete Abschnitte auf, welche durch durchgehende Einschnitte in der ersten elektrisch leitenden Schicht voneinander getrennt sind. Verbindungen zwischen verschiedenen Abschnitten der ersten elektrisch leitenden Schicht werden in der Regel nur durch elektrische Verbindungselemente wie beispielsweise Bonddrähte hergestellt. Verschiedene Abschnitte der ersten elektrisch leitenden Schicht, können dabei mit unterschiedlichen elektrischen Potentialen verbunden sein. Der Unterschied zwischen verschiedenen elektrischen Potentialen benachbarter Abschnitte kann dabei bis zu mehrere Kilovolt (kV) betragen. In den Einschnitten zwischen den Abschnitten können während des Betriebs des Leistungshalbleitermoduls daher Maxima der elektrischen Feldstärke auftreten. Dies kann zu elektrischem Versagen des Leistungshalbleitermoduls und zu Problemen beim Elektronenfluss führen. Aus diesem Grund werden häufig spezielle Beschichtungen in die Einschnitte zwischen zwei Abschnitten der ersten elektrisch leitenden Schicht eingebracht, welche die elektrische Feldstärke beeinflussen (z.B. reduzieren) und die erste elektrisch leitende Schicht vor ungewünschten negativen Effekten in Bezug auf den Elektronenfluss schützen können.
- Die Druckschrift
DE 10 2013 102 637 A1 offenbart ein Metall-Keramik-Substrat sowie ein zugehöriges Verfahren zu dessen Herstellung, wobei das Metall-Keramik-Substrat zumindest eine Keramikschicht aufweist, die an zumindest einer Oberflächenseite mit wenigstens einer Metallisierung versehen ist. Die Metallisierung ist zur Ausbildung zumindest einer Anschlussfläche zum Anschluss zumindest eines Halbleiterbauteils, insbesondere Leistungshalbleiterbauteils strukturiert. Die zumindest eine Anschlussfläche weist einen zentralen Anschlussflächenabschnitt und einen diesen umgebenden Isolationsflächenabschnitt auf, wobei auf dem Isolationsflächenabschnitt zumindest abschnittsweise eine Isolationsschicht aus einem dielektrischen Füllmaterial aufgebracht ist. - Die Druckschrift
DE 10 2014 115 815 A1 offenbart einen Schaltungsträger. Dieser weist einen dielektrischen Isolationsträger auf, eine obere Metallisierungsschicht, die auf den dielektrischen Isolationsträger aufgebracht ist, sowie eine dielektrische Beschichtung. Die obere Metallisierungsschicht weist einen Metallisierungsabschnitt auf, der eine dem Isolationsträger zugewandte Unterseite besitzt, eine dem Isolationsträger abgewandte Oberseite, sowie eine ringförmig geschlossene Seitenfläche, die den Metallisierungsabschnitt seitlich begrenzt und die sich durchgehend zwischen der Oberseite und der Unterseite erstreckt. Die dielektrische Beschichtung liegt auf der Seitenfläche und der Oberseite auf und erstreckt sich durchgehend von der Seitenfläche bis auf die Oberseite. - Es besteht daher Bedarf an einem Verfahren zum Herstellen eines Substrates, mit welchem ein Substrat mit einer Beschichtung in den Zwischenräumen zwischen den verschiedenen Abschnitten der ersten elektrisch leitenden Schicht effektiv hergestellt werden kann, ohne dabei die Funktion des fertigen Substrates negativ zu beeinflussen.
- Ein Verfahren weist das Formen einer ersten elektrisch leitenden Schicht auf einer ersten Seite einer dielektrischen Isolationsschicht, das Formen einer strukturierten Maskenschicht auf einer der dielektrischen Isolationsschicht abgewandten Seite der ersten elektrisch leitenden Schicht, das Formen wenigstens eines Grabens in der ersten elektrisch leitenden Schicht, wobei sich der wenigstens eine Graben durch die gesamte erste elektrisch leitende Schicht hindurch zu der dielektrischen Isolationsschicht erstreckt, und wobei jeder des wenigstens einen Grabens einen Boden und Seitenwände aufweist, das Formen einer Beschichtung, welche wenigstens den Boden und die Seitenwände des wenigstens einen Grabens bedeckt, und, nach dem Formen der Beschichtung, das Entfernen der Maskenschicht auf. Die Beschichtung wird weiterhin auf Oberflächen der Maskenschicht gebildet, und das Verfahren weist weiterhin auf, vor dem Entfernen der Maskenschicht, das Entfernen der Beschichtung von Oberflächen der Maskenschicht.
- Die Erfindung wird nachfolgend anhand von Beispielen und Bezugnahme auf die Figuren näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Elemente. Die Darstellung in den Figuren ist nicht maßstäblich.
-
1 zeigt beispielhaft einen Querschnitt durch ein Substrat mit darauf angeordneten Halbleiterkörpern; -
2 zeigt beispielhaft einen Querschnitt durch ein Substrat mit einer Beschichtung in Zwischenräumen zwischen verschiedenen Abschnitten der ersten elektrisch leitenden Schicht; -
3 , umfassend die3A bis3G , zeigt ein Verfahren zum Herstellen eines beispielhaften Substrates gemäß einem Beispiel; -
4 zeigt eine Alternative zu dem in3E dargestellten Schritt; -
5 zeigt beispielhaft einen Querschnitt durch ein Substrat direkt nach dem Durchführen des Schrittes aus4 ; und -
6 , umfassend die6A bis6C , zeigt beispielhaft verschiedene Beschichtungen in einem Zwischenraum zwischen zwei Abschnitten der ersten elektrisch leitenden Schicht. - In der nachfolgenden ausführlichen Beschreibung wird anhand konkreter Beispiele veranschaulicht, wie die Erfindung realisiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Beispiele, sofern nicht anderweitig erwähnt, miteinander kombiniert werden können. Sofern bestimmte Elemente als „erstes Element“, „zweites Element“,... oder dergleichen bezeichnet werden, dient die Angabe „erstes“, „zweites“,... lediglich dazu, verschiedene Elemente voneinander zu unterscheiden. Eine Reihenfolge oder Aufzählung ist mit dieser Angabe nicht verbunden. Das bedeutet, dass beispielsweise ein „zweites Element“ auch dann vorhanden sein kann, wenn kein „erstes Element“ vorhanden ist.
- Bezugnehmend auf
1 ist ein Halbleitersubstrat10 dargestellt. Das Halbleitersubstrat10 weist beispielsweise eine dielektrische Isolationsschicht11 , eine strukturierte erste elektrisch leitende Schicht111 und eine (strukturierte) zweite elektrisch leitende Schicht112 auf. Die erste elektrisch leitende Schicht111 ist auf einer ersten Seite der dielektrischen Isolationsschicht11 angeordnet und die zweite elektrische leitende Schicht112 ist auf einer der ersten Seite gegenüberliegenden zweiten Seite der dielektrischen Isolationsschicht11 angeordnet. Die dielektrische Isolationsschicht11 ist somit zwischen der ersten elektrisch leitenden Schicht111 und der zweiten elektrisch leitenden Schicht112 angeordnet. Die zweite elektrisch leitende Schicht ist dabei jedoch lediglich optional. Es ist ebenso möglich, lediglich die erste elektrisch leitende Schicht111 auf der dielektrischen Isolationsschicht11 anzuordnen und die zweite elektrisch leitende Schicht112 ganz wegzulassen. - Jede der ersten elektrisch leitenden Schicht
111 und der zweiten elektrisch leitenden Schicht112 kann aus einem der folgenden Materialien bestehen oder eines der folgenden Materialien aufweisen: Kupfer; eine Kupferlegierung; Aluminium; eine Aluminiumlegierung; jegliches andere Metall oder jegliche andere Metalllegierung welche während des Betriebs des Leistungshalbleitermoduls in einem festen Zustand verbleibt. Das Halbleitersubstrat10 kann ein keramisches Substrat sein, das heißt, ein Substrat bei welchem die dielektrische Isolationsschicht11 aus Keramik besteht. Die dielektrische Isolationsschicht11 kann somit beispielsweise eine dünne Keramikschicht sein. Die Keramik der dielektrischen Isolationsschicht11 kann beispielsweise aus einem der folgenden Materialien bestehen oder eines der folgenden Materialien aufweisen: Aluminiumoxid; Aluminiumnitrid; Zirkoniumoxid; Siliziumnitrid; Bornitrid; oder jegliche andere Keramik. Beispielsweise kann die dielektrische Isolationsschicht11 aus einem der folgenden Materialien bestehen oder eines der folgenden Materialien aufweisen: Al2O3, AlN, oder Si3N4. Das Halbleitersubstrat10 kann beispielsweise ein so genanntes Direct Copper Bonding (DCB) Substrat, ein Direct Aluminium Bonding (DAB) Substrat, ein Insulated Metal Substrat (IMS) oder ein Active Metal Brazing (AMB) Substrat sein. Das Halbleitersubstrat10 kann beispielsweise auch eine herkömmliche Leiterplatte (PCB, printed circuit board) sein mit einer nichtkeramischen dielektrischen Isolationsschicht11 . Eine nicht-keramische dielektrische Isolationsschicht11 kann beispielsweise aus einem gehärteten Harz bestehen oder ein gehärtetes Harz aufweisen. - Weiterhin bezugnehmend auf
1 können ein oder mehrere Halbleiterkörper20 auf dem Halbleitersubstrat10 angeordnet sein. Jeder der Halbleiterkörper20 auf dem Halbleitersubstrat10 kann eine Diode, einen IGBT (Bipolartransistor mit isolierter Gate-Elektrode), einen MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor), einen JFET (Sperrschicht-Feldeffekttransistor), einen HEMT (Transistor mit hoher Elektronenbeweglichkeit), oder jegliches andere geeignete steuerbare Halbleiterbauelement aufweisen. Der eine oder die mehreren Halbleiterkörper20 können auf dem Halbleitersubstrat10 eine Halbleiteranordnung bilden. In1 sind beispielhaft lediglich zwei Halbleiterkörper20 dargestellt. - Die in
1 dargestellte erste elektrisch leitende Schicht111 ist eine strukturierte Schicht. „Strukturierte Schicht“ bedeutet in diesem Zusammenhang, dass die erste elektrisch leitende Schicht111 keine durchgehende Schicht ist, sondern Unterbrechungen zwischen verschiedenen Abschnitten der Schicht aufweist. Verschiedene Halbleiterkörper20 können auf dem selben Abschnitt oder auf unterschiedlichen Abschnitten der ersten elektrisch leitenden Schicht111 angeordnet sein. Die verschiedenen Abschnitte der ersten elektrisch leitenden Schicht111 können entweder keine elektrische Verbindung untereinander aufweisen oder können, z.B. mittels Bonddrähten, elektrisch miteinander verbunden sein. Jeder der Halbleiterkörper20 kann mit dem Halbleitersubstrat10 mittels einer elektrisch leitenden Verbindungsschicht22 elektrisch und mechanisch verbunden sein.1 zeigt beispielhaft ein Halbleitersubstrat10 mit darauf angeordneten Verbindungsschichten22 . Eine solche elektrisch leitende Verbindungsschicht22 kann grundsätzlich eine Lötschicht, eine Schicht aus einem elektrisch leitenden Klebstoff oder eine Schicht aus einem gesinterten Metallpulver sein, z.B. einem gesinterten Silberpulver. - Die zweite elektrisch leitende Schicht
112 (sofern vorhanden) kann entweder eine durchgehende oder ebenfalls eine strukturierte Schicht sein. - Um die Halbleiterkörper
20 mit dem Halbleitersubstrat10 zu verbinden, werden die Halbleiterkörper20 auf der Oberfläche (obere Oberfläche) des Halbleitersubstrates10 angeordnet, wobei die Verbindungsschicht22 zwischen dem Halbleitersubstrat10 und dem Halbleiterkörper20 angeordnet ist. Die obere Oberfläche des Halbleitersubstrats10 ist eine Oberfläche der ersten elektrisch leitenden Schicht111 , welche von der dielektrischen Isolationsschicht11 abgewandt ist. Die Halbleiterkörper20 können mit dem Halbleitersubstrat10 alternativ oder zusätzlich beispielsweise auch mittels Bonddrähten24 verbunden sein. - Das Halbleitersubstrat
10 mit dem wenigstens einen darauf angeordneten Halbleiterkörper20 kann beispielsweise Teil eines Leistungshalbleitermoduls sein und in einem (nicht dargestellten) Gehäuse angeordnet sein. - Verschiedene Abschnitte der ersten elektrisch leitenden Schicht
111 können mit unterschiedlichen elektrischen Potentialen verbunden sein. Der Unterschied zwischen verschiedenen elektrischen Potentialen benachbarter Abschnitte kann dabei bis zu mehrere Kilovolt (kV) betragen. In den Einschnitten zwischen den Abschnitten können während des Betriebs des Leistungshalbleitermoduls daher Maxima der elektrischen Feldstärke auftreten. Dies kann zu elektrischem Versagen des Leistungshalbleitermoduls und zu Problemen beim Elektronenfluss führen. - Aus diesem Grund werden häufig spezielle Beschichtungen
114 in die Einschnitte zwischen zwei Abschnitten der ersten elektrisch leitenden Schicht111 eingebracht, welche die elektrische Feldstärke beeinflussen (z.B. reduzieren) und die erste elektrisch leitende Schicht111 vor ungewünschten negativen Effekten in Bezug auf den Elektronenfluss schützen können. Solche Beschichtungen114 sollten dabei zwar den Boden und die Seitenwände der Einschnitte zwischen zwei Abschnitten bedecken. Bedeckt eine Beschichtung114 zusätzlich auch eine Oberseite der ersten elektrisch leitenden Schicht111 zumindest teilweise, kann dies jedoch negative Auswirkungen auf die Funktion des Halbleitermoduls haben. - Nun Bezug nehmend auf
3 ist ein Verfahren gemäß einem Beispiel beschrieben, bei welchem ein Substrat10 mit einer Beschichtung114 in den Zwischenräumen zwischen den verschiedenen Abschnitten der ersten elektrisch leitenden Schicht111 effektiv hergestellt werden kann, ohne dabei die Funktion des fertigen Substrates10 negativ zu beeinflussen. - In einem ersten Schritt wird dabei die erste elektrisch leitende Schicht
111 auf der dielektrischen Isolationsschicht11 geformt (vgl.3A) . Entsprechende Verfahren zum Formen einer solchen elektrisch leitenden Schicht (z.B. Metallisierungsschicht) sind bekannt und werden daher an dieser Stelle nicht in größerem Detail beschrieben. Optional kann in dem selben oder einem nachfolgenden Schritt auch eine zweite elektrisch leitende Schicht112 (siehe1 ) auf der dielektrischen Isolationsschicht11 geformt werden. Wenigstens die erste elektrisch leitende Schicht111 wird anschließend strukturiert. Hierfür wird zunächst eine Maskierungsschicht121 auf der Oberfläche der ersten elektrisch leitenden Schicht111 aufgebracht (vgl.3B) . Dies kann beispielsweise eine Lackschicht sein (z.B. Fotolack). Die Maskierungsschicht121 kann beispielsweise mittels Schleuderbeschichtung gleichmäßig auf der ersten elektrisch leitenden Schicht aufgebracht werden. Die Maskierungsschicht121 kann beispielsweise anschließend stabilisiert werden. Anschließend folgt ein Belichtungsschritt (vgl.3C ). Dabei kommt meist eine Glasmaske zum Einsatz, welche mit Chrom beschichtet ist. Dadurch werden partiell Bereiche der Maskierungsschicht121 belichtet und andere nicht. Je nach Art des verwendeten Materials (Lacks) werden belichtete Teile der Maskierungsschicht121 löslich oder unlöslich. Mit Hilfe einer Entwicklerlösung werden anschließend die löslichen Bereiche123 der Maskierungsschicht121 entfernt. Der lösliche Bereich123 der Maskierungsschicht121 ist in3C dunkel dargestellt. - Nachdem die löslichen Bereiche
123 der Maskierungsschicht121 entfernt wurden, kann in einem nachfolgenden Schritt (siehe3D ) wenigstens ein Graben124 in der ersten elektrisch leitenden Schicht111 gebildet werden. Hierfür können beispielsweise entsprechende Ätzverfahren, wie z.B. Nassätzverfahren oder Trockenätzverfahren, Verwendung finden. Der wenigstens eine Graben124 wird derart geformt, dass er sich durch die gesamte erste elektrisch leitende Schicht111 hindurch erstreckt. Das heißt, der wenigstens eine Graben124 erstreckt sich bis zu der dielektrischen Isolationsschicht11 . Dadurch können verschiedene Abschnitte der ersten elektrisch leitenden Schicht111 gebildet werden, welche keine direkte Verbindung mehr zueinander aufweisen. Die verschiedenen Abschnitte sind vielmehr durch entsprechende Gräben124 vollständig voneinander getrennt. - Die Maskierungsschicht
121 kann für den nächsten Schritt noch auf der ersten elektrisch leitenden Schicht111 verbleiben. In dem nächsten Schritt (vgl.3E) wird eine Beschichtung31 geformt. Die Beschichtung31 kann zum einen wenigstens den Boden und die Seitenwände des wenigstens einen Grabens124 bedecken. Zusätzlich ist es auch möglich, dass die Beschichtung31 auch zumindest teilweise die Maskenschicht121 bedeckt. Dies hängt beispielsweise von den verwendeten Materialien für die Maskenschicht121 und die Beschichtung31 ab. Die Maskenschicht121 kann beispielsweise einen herkömmlichen geeigneten Fotolack, Trockenresist oder ein inorganisches Material aufweisen. Die Beschichtung31 kann beispielsweise ein Polymer oder ein Polyimid aufweisen. Beispielsweise haften manche Materialien auf der Maskenschicht121 , während andere Materialien nur auf der Keramik der dielektrischen Isolationsschicht11 (Boden des Grabens124 ) und Metallen (Seitenwände des Grabens124 bzw. Seitenwände der Abschnitte der ersten elektrisch leitenden Schicht111 ) haften, nicht jedoch auf der Maskenschicht121 . - Der wenigstens eine Graben
124 kann dabei wenigstens teilweise mit der Beschichtung31 gefüllt werden. Es ist jedoch auch möglich, den Graben124 komplett mit der Beschichtung31 zu füllen, wie weiter unten noch detaillierter beschrieben wird. - Das Formen der Beschichtung
31 kann mittels verschiedener geeigneter Verfahren erfolgen. In3E ist beispielhaft ein Spritzschichtverfahren dargestellt. Dabei wird das Material30 der Beschichtung31 großflächig auf das Substrat10 aufgespritzt. Die Oberseiten der ersten elektrisch leitenden Schicht111 sind dabei durch die Maskenschicht121 geschützt und werden daher nicht direkt von der Beschichtung31 bedeckt. Andere mögliche Verfahren zum Aufbringen der Beschichtung31 sind beispielsweise Tauchbeschichtungsverfahren, Pulverbeschichtungsverfahren, thermische Spritzverfahren, Plasmabeschichtungsverfahren, oder Dispensverfahren. Ein Tauchbeschichtungsverfahren ist beispielhaft in4 dargestellt. Dabei wird das ganze Substrat10 komplett in ein entsprechendes Material30 eingetaucht, welches sich auf den Oberflächen des Substrates10 und, optional, auf den Oberflächen der Maskenschicht121 absetzt. - Bei allen diesen Verfahren kann die Beschichtung großflächig, also nicht ausschließlich nur in dem wenigstens einen Graben
124 aufgebracht werden. Dies ist in5 beispielhaft dargestellt. Die Beschichtung31 kann anschließend beispielsweise von der Maskenschicht121 wieder entfernt werden, während sie in dem wenigstens einen Graben124 belassen wird (vgl.3F) . Hierfür können Verfahren zum Einsatz kommen, bei welchen die Beschichtung31 selektiv in den gewünschten Bereichen entfernt wird, während sie wenigstens in dem wenigstens einen Graben124 verbleibt. Beispielsweise können Trockenätzverfahren unter Verwendung von induktiv gekoppeltem Plasmaätzen (ICP, engl. Inductively Coupled Plasma etching) oder reaktive Ionenätzverfahren (RIE, engl. Reactive Ion Etching) zum Einsatz kommen. Aber auch Schleifverfahren, Laserablation, Sandstrahlen, oder Trockeneisstrahlen können zum selektiven Entfernen der Beschichtung31 verwendet werden. Ebenso ist es möglich, die Beschichtung31 von der Maskenschicht121 mittels eines Wasserstrahls oder Luftstrahls zu entfernen. Vor oder nach dem in3F beispielhaft dargestellten Schritt des Entfernens der Beschichtung31 von der Maskenschicht121 kann optional noch ein Schritt erfolgen, bei welchem die Beschichtung31 ausgehärtet wird. Die Beschichtung31 wird oft in flüssiger oder zähflüssiger Form auf dem Substrat10 aufgebracht und enthält somit noch viel Feuchtigkeit. Diese Feuchtigkeit kann zumindest teilweise entfernt werden, beispielsweise durch Erhitzen der Beschichtung31 . - Anschließend kann dann auch die Maskenschicht
121 entfernt werden (vgl.3G) . Die Maskenschicht121 kann beispielsweise mittels geeigneter Ätzlösungen (Remover), in einem Trockenätzschritt oder mit geeigneten Lösungsmitteln entfernt werden. Als Lösungsmittel kann beispielsweise Aceton zum Einsatz kommen. Dieses entfernt zwar die Maskenschicht121 , greift jedoch andere Schichten wie die Beschichtung31 in dem Graben124 oder die erste elektrisch leitende Schicht111 nicht an. - Das ganzflächige Aufbringen des Materials
30 bzw. der Beschichtung31 auf der Maskenschicht121 ist jedoch lediglich ein Beispiel. Wie oben bereits erläutert können einige Materialien, welche für die Beschichtung31 Verwendung finden können, nicht auf der Maskenschicht121 haften, so dass diese gar nicht von der Beschichtung31 bedeckt sein kann. Es ist jedoch auch möglich, dass nur Teile der Maskenschicht mit der Beschichtung31 bedeckt sind, beispielsweise solche Teile der Maskenschicht121 , welche direkt benachbart zu einem Graben124 angeordnet sind. Dies kann beispielsweise erreicht werden, indem das Material30 selektiv nur in bestimmten Bereichen aufgetragen wird, so dass der Boden und die Seitenwände der Gräben124 ausreichend bedeckt sind. Hierbei kann auch Material auf angrenzende Bereiche der Maskenschicht121 gelangen. Bleiben zumindest einige Bereiche der Maskenschicht121 von der Beschichtung31 unbedeckt, kann beispielsweise zunächst die Maskenschicht121 mittels geeigneter Verfahren, z.B. nasschemisches Ätzen, entfernt werden. Zum Entfernen kann die Maskenschicht121 beispielsweise auch in einer reaktiven Gasatmosphäre oder bei erhöhter Temperatur zersetzt werden, insbesondere dann, wenn die Maskenschicht121 weniger temperaturstabil oder weniger reaktiv ist als die Beschichtung31 . Wird zuerst die Maskenschicht121 entfernt, resultiert dies in frei über der ersten elektrisch leitenden Schicht111 schwebenden Resten der Beschichtung31 . Solche Reste könnten anschließend mittels geeigneten Verfahren, z.B. Sandstrahlen, Druckluft, oder Wasserstrahl, entfernt werden, wobei die Beschichtung31 in den Gräben124 verbleibt. - Wie bereits erläutert kann der wenigstens eine Graben
124 zumindest teilweise mit der Beschichtung31 gefüllt werden. Ein nicht vollständig gefüllter Graben124 , bei welchem jedoch wenigstens der Boden und die Seitenwände des Grabens124 mit der Beschichtung bedeckt sind, ist beispielhaft in6A dargestellt. Die Beschichtung31 weist dabei eine Dicke d31 auf, welche geringer ist als die Dicke d111 der ersten elektrisch leitenden Schicht111 in der selben Richtung. Es ist jedoch, wie in6B beispielhaft dargestellt, ebenfalls möglich, den Graben124 vollständig mit der Beschichtung31 zu füllen. In diesem Fall weist die Beschichtung31 eine Dicke d31 auf, welche der Dicke d111 der ersten elektrisch leitenden Schicht111 entspricht. Wie in6C beispielhaft dargestellt, ist es grundsätzlich ebenso möglich, dass die Beschichtung31 eine Dicke d31 aufweist, welche größer ist als die Dicke d111 der ersten elektrisch leitenden Schicht111 in der selben Richtung. Das heißt, die Beschichtung31 kann auch zu einem gewissen Maß über den Graben124 hinaus ragen. Dabei bedeckt die Beschichtung31 jedoch nicht die Oberseite der ersten elektrisch leitenden Schicht111 , da die erste elektrische leitende Schicht111 während des Formens der Beschichtung31 durch die Maskenschicht121 geschützt ist. - Das beschriebene Verfahren ist sehr effektiv, da die Maskenschicht
121 , welche zum Formen des wenigstens einen Grabens124 grundsätzlich benötigt wird zugleich auch während des Formens der Beschichtung31 verwendet wird. Es ist somit keine zweite, zusätzliche Maskenschicht erforderlich um zu verhindern, dass die Beschichtung31 auch Teile der Oberfläche der ersten elektrisch leitenden Schicht111 bedeckt. - Wie in
2 dargestellt, können zusätzlich zu dem wenigstens einen Graben124 auch Randbereiche der dielektrischen Isolationsschicht11 mit der Beschichtung114 ,31 bedeckt werden. Wie in den Figuren beispielhaft dargestellt, ist es möglich, dass die erste elektrisch leitende Schicht111 die dielektrische Isolationsschicht11 nicht vollständig bedeckt. Randbereiche der dielektrischen Isolationsschicht11 können beispielsweise nicht von der ersten elektrisch leitenden Schicht111 bedeckt sein. Das heißt, neben den Bereichen der dielektrischen Isolationsschicht11 welche unterhalb des wenigstens einen Grabens124 angeordnet sind, können auch die Randbereiche der dielektrischen Isolationsschicht11 freiliegen. Auch solche Bereiche der dielektrischen Isolationsschicht11 , sowie die entsprechend angrenzenden Seitenwände der ersten elektrisch leitenden Schicht111 können mit der Beschichtung114 ,31 bedeckt werden. Dadurch werden auch solche Oberflächen hinreichend geschützt. Die Beschichtung31 in den Randbereichen kann während den selben Schritten erfolgen, während welchen auch die Beschichtung31 in dem wenigstens einen Graben124 geformt wird.
Claims (10)
- Verfahren das aufweist: Formen einer ersten elektrisch leitenden Schicht (111) auf einer ersten Seite einer dielektrischen Isolationsschicht (11); Formen einer strukturierten Maskenschicht (121) auf einer der dielektrischen Isolationsschicht (11) abgewandten Seite der ersten elektrisch leitenden Schicht (111); Formen wenigstens eines Grabens (124) in der ersten elektrisch leitenden Schicht (111), wobei sich der wenigstens eine Graben (124) durch die gesamte erste elektrisch leitende Schicht hindurch zu der dielektrischen Isolationsschicht (11) erstreckt, und wobei jeder des wenigstens einen Grabens (124) einen Boden und Seitenwände aufweist; Formen einer Beschichtung (31), welche wenigstens den Boden und die Seitenwände des wenigstens einen Grabens (124) bedeckt; und nach dem Formen der Beschichtung (31), Entfernen der Maskenschicht (121), wobei die Beschichtung weiterhin auf Oberflächen der Maskenschicht (121) gebildet wird, und wobei das Verfahren weiterhin aufweist: vor dem Entfernen der Maskenschicht (121), Entfernen der Beschichtung (31) von Oberflächen der Maskenschicht (121).
- Verfahren nach
Anspruch 1 , wobei das Formen der Beschichtung (31) aufweist: Aufbringen von Material (30) mittels eines Spritzschichtverfahrens, oder Aufbringen von Material (30) mittels eines Tauchbeschichtungsverfahrens, oder Aufbringen von Material (30) mittels eines Pulverbeschichtungsverfahrens, oder Aufbringen von Material (30) mittels eines thermischen Spritzverfahrens, oder Aufbringen von Material (30) mittels eines Plasmabeschichtungsverfahrens, oder Aufbringen von Material (30) mittels eines Dispensverfahrens. - Verfahren nach
Anspruch 2 , wobei das Formen der Beschichtung (31) weiterhin das Aushärten des aufgebrachten Materials (30) aufweist. - Verfahren nach einem der
Ansprüche 1 bis3 , wobei die Beschichtung (31) ein Polymer oder ein Polyimid aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Formen der Beschichtung (31) das vollständige Füllen des wenigstens einen Grabens (124) aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste elektrisch leitende Schicht (111) derart geformt wird, dass diese einen Randbereich der dielektrischen Isolationsschicht (11) nicht bedeckt, und wobei das Verfahren weiterhin aufweist: Formen der Beschichtung (31) auf dem Randbereich der dielektrischen Isolationsschicht (11), welcher nicht von der ersten elektrisch leitenden Schicht (111) bedeckt ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Isolationsschicht (11) Keramik und die erste elektrisch leitende Schicht (111) ein Metall aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Formen der strukturierten Maskenschicht (121) aufweist: Aufbringen eines Fotolacks, Trockenresists oder inorganischen Materials; Belichten des Fotolacks, Trockenresists oder inorganischen Materials; und Entwickeln des Fotolacks, Trockenresists oder inorganischen Materials.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Formen des wenigstens einen Grabens (124) das Ätzen des wenigstens einen Grabens (124) mittels eines Nassätzverfahrens oder eines Trockenätzverfahrens aufweist.
- Verfahren nach einem der
Ansprüche 1 bis9 , wobei die Beschichtung (31) von Oberflächen der Maskenschicht (121) mittels einem der folgenden Verfahren entfernt wird: Trockenätzverfahren unter Verwendung von induktiv gekoppeltem Plasmaätzen; reaktive Ionenätzverfahren; Schleifverfahren; Laserablation; Sandstrahlen; Trockeneisstrahlen; und Abtragen mittels eines Wasserstrahls oder Luftstrahls.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102020115990.0A DE102020115990B3 (de) | 2020-06-17 | 2020-06-17 | Verfahren zum herstellen eines substrates |
US17/342,975 US11715647B2 (en) | 2020-06-17 | 2021-06-09 | Method for producing a substrate |
CN202110664236.5A CN113808915A (zh) | 2020-06-17 | 2021-06-16 | 用于制造衬底的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102020115990.0A DE102020115990B3 (de) | 2020-06-17 | 2020-06-17 | Verfahren zum herstellen eines substrates |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102020115990B3 true DE102020115990B3 (de) | 2021-10-07 |
Family
ID=77749885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020115990.0A Active DE102020115990B3 (de) | 2020-06-17 | 2020-06-17 | Verfahren zum herstellen eines substrates |
Country Status (3)
Country | Link |
---|---|
US (1) | US11715647B2 (de) |
CN (1) | CN113808915A (de) |
DE (1) | DE102020115990B3 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102013102637A1 (de) | 2013-03-14 | 2014-09-18 | Rogers Germany Gmbh | Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates |
DE102014115815A1 (de) | 2014-10-30 | 2016-05-04 | Infineon Technologies Ag | Schaltungsträger, verfahren zur herstellung eines schaltungsträgers, verfahren zur herstellung einer schaltungsanordung, verfahren zum betrieb einer schaltungsanordnung und verfahren zur herstellung eines halbleitermoduls |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2977198B1 (ja) * | 1998-10-20 | 1999-11-10 | 日本特殊陶業株式会社 | プリント配線板の製造方法 |
US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
KR100674848B1 (ko) * | 2005-04-01 | 2007-01-26 | 삼성전기주식회사 | 고유전율 금속-세라믹-폴리머 복합 유전체 및 이를 이용한임베디드 커패시터의 제조 방법 |
DE102006029701B4 (de) * | 2006-06-28 | 2017-06-01 | Infineon Technologies Ag | Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils |
CN105720004B (zh) * | 2014-12-04 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
US10672620B2 (en) * | 2016-02-01 | 2020-06-02 | King Abdullah University Of Science And Technology | Hybrid mask for deep etching |
US20170256432A1 (en) * | 2016-03-03 | 2017-09-07 | Nexperia B.V. | Overmolded chip scale package |
-
2020
- 2020-06-17 DE DE102020115990.0A patent/DE102020115990B3/de active Active
-
2021
- 2021-06-09 US US17/342,975 patent/US11715647B2/en active Active
- 2021-06-16 CN CN202110664236.5A patent/CN113808915A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102013102637A1 (de) | 2013-03-14 | 2014-09-18 | Rogers Germany Gmbh | Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates |
DE102014115815A1 (de) | 2014-10-30 | 2016-05-04 | Infineon Technologies Ag | Schaltungsträger, verfahren zur herstellung eines schaltungsträgers, verfahren zur herstellung einer schaltungsanordung, verfahren zum betrieb einer schaltungsanordnung und verfahren zur herstellung eines halbleitermoduls |
Also Published As
Publication number | Publication date |
---|---|
CN113808915A (zh) | 2021-12-17 |
US11715647B2 (en) | 2023-08-01 |
US20210398821A1 (en) | 2021-12-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102007020656B4 (de) | Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips | |
DE19720300B4 (de) | Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung | |
DE102007009521B4 (de) | Bauteil und Verfahren zu dessen Herstellung | |
EP1412978A2 (de) | Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung | |
DE102006033319A1 (de) | Halbleiterbauelement in Halbleiterchipgröße mit einem Halbleiterchip und Verfahren zur Herstellung desselben | |
DE102013113061A1 (de) | Halbleiterbausteine und Verfahren für deren Herstellung | |
DE102014115815B4 (de) | Verfahren zur herstellung eines schaltungsträgers, verfahren zur herstellung einer halbleiteranordung, verfahren zum betrieb einer halbleiteranordnung und verfahren zur herstellung eines halbleitermoduls | |
DE2326314A1 (de) | Verfahren zur herstellung einer passivierenden schicht mit wenigstens einer kontaktoeffnung | |
EP1597757A2 (de) | Verbindungstechnik für leistungshalbleiter mit einer der oberflächenkontur folgenden schicht aus elektrisch isolierendem material | |
DE102015109186A1 (de) | Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung | |
DE2709933A1 (de) | Verfahren zum herstellen durchgehender metallischer verbindungen zwischen mehreren metallisierungsebenen in halbleitervorrichtungen | |
DE10351028A1 (de) | Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren | |
DE10240460A1 (de) | Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben | |
DE102011083627A1 (de) | Verfahren zur Kontaktierung eines elektronischen Bauteils und Baugruppe mit einem elektronischen Bauteil auf einem Substrat | |
DE1766297A1 (de) | Verfahren zum Anpassen einer integrierten Schaltung an ein als Traeger dienendes Substrat | |
DE102020115990B3 (de) | Verfahren zum herstellen eines substrates | |
DE10004647C1 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat | |
WO2024061689A1 (de) | Verfahren zum herstellen eines elektronischen bauelements und elektronisches bauelement | |
DE102013112029B4 (de) | Halbleiterbauelement mit Kapselung | |
DE102007035902A1 (de) | Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein | |
EP2057677B1 (de) | Verfahren zum Herstellen eines elektronischen Moduls | |
WO2009010440A1 (de) | Elektronisches bauelement und vorrichtung mit hoher isolationsfestigkeit sowie verfahren zu deren herstellung | |
EP1597756A2 (de) | Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen | |
DE102018200020B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement | |
DE102017208435B4 (de) | Verfahren zum Verkapseln eines Halbleiterchips in einem Gehäuse |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |