DE102013113061A1

DE102013113061A1 - Halbleiterbausteine und Verfahren für deren Herstellung

Info

Publication number: DE102013113061A1
Application number: DE102013113061.5A
Authority: DE
Inventors: Frank Daeche; Dirk Meinhold; Thorsten Scharf
Original assignee: Infineon Technologies Dresden GmbH and Co KG
Current assignee: Infineon Technologies Dresden GmbH and Co KG
Priority date: 2012-11-26
Filing date: 2013-11-26
Publication date: 2014-05-28
Anticipated expiration: 2033-11-27
Also published as: US20140145319A1; US20170365539A1; US9773719B2; CN103839918A; US10325834B2; DE102013113061B4; DE102013022519B3

Abstract

Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Halbleiterchip (50) mit einer ersten Seite und einer entgegengesetzten zweiten Seite und eine Chipkontaktstelle (150), die auf der ersten Seite des Halbleiterchips (50) angeordnet ist, auf. Eine dielektrische Verkleidung (20) ist über dem Halbleiterchip (50) angeordnet. Die dielektrische Verkleidung (20) weist mehrere Öffnungen (80) über der Chipkontaktstelle (150) auf. Eine Verbindung kontaktiert den Halbleiterchip (50) durch die mehreren Öffnungen (80) hindurch an der Chipkontaktstelle (150).

Description

Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere Halbleiterbausteine und Verfahren für deren Herstellung.
Halbleitervorrichtungen werden in einer Vielfalt von elektronischen und anderen Anwendungen verwendet. Halbleitervorrichtungen umfassen unter anderem integrierte Schaltungen oder diskrete Vorrichtungen, die auf Halbleiterwafern durch Abscheiden eines oder mehrerer Typen von drinnen Filmen aus Material über den Halbleiterwafern und Strukturieren der dünnen Filme aus Material, um integrierte Schaltungen auszubilden, ausgebildet werden.
Die Halbleitervorrichtungen werden typischerweise innerhalb eines keramischen oder Kunststoffkörpers gekapselt, um die Halbleitervorrichtungen vor einer physikalischen Beschädigung oder Korrosion zu schützen. Die Kapselung stützt auch die elektrischen Kontakte ab, die erforderlich sind, um eine Halbleitervorrichtung, die auch als Plättchen oder Chip bezeichnet wird, mit anderen Vorrichtungen außerhalb der Kapselung zu verbinden. Viele verschiedene Typen von Kapselung stehen in Abhängigkeit vom Typ von Halbleitervorrichtung und von der beabsichtigten Verwendung der Halbleitervorrichtung, die gekapselt wird, zur Verfügung. Typische Kapselungsmerkmale wie z. B. die Abmessungen des Bausteins, die Anschlussstiftanzahl usw. können unter anderem offenen Standards vor Joint Electron Devices Engineering Council (JEDEC) entsprechen. Die Kapselung kann auch als Halbleitervorrichtungsmontage oder einfach Montage bezeichnet werden.
Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Halbleiterchip mit einer ersten Seite und einer entgegengesetzten zweite Seite und eine Chipkontaktstelle, die auf der ersten Seite des Halbleiterchips angeordnet ist, auf. Eine dielektrische Verkleidung ist über dem Halbleiterchip angeordnet. Die dielektrische Verkleidung weist mehrere Öffnungen über der Chipkontaktstelle auf. Eine Verbindung kontaktiert den Halbleiterchip durch die mehreren Öffnungen hindurch an der Chipkontaktstelle.
In einer Ausgestaltung kann die Vorrichtung ferner ein Kapselungsmaterial aufweisen, das um den ersten Halbleiterchip angeordnet ist, wobei die erste Verbindung im Kapselungsmaterial angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner eine leitfähige Platte aufweisen, wobei der erste Halbleiterchip über der leitfähigen Platte angeordnet ist, wobei die dielektrische Verkleidung über der leitfähigen Platte angeordnet ist, und wobei das Kapselungsmaterial über der dielektrischen Verkleidung angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner eine leitfähige Platte aufweisen, wobei der erste Halbleiterchip über der leitfähigen Platte angeordnet ist, wobei das Kapselungsmaterial über der leitfähigen Platte angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner Folgendes aufweisen: eine zweite Chipkontaktstelle, die auf der ersten Seite des ersten Halbleiterchips angeordnet ist; mehrere zweite Öffnungen, die in der dielektrischen Verkleidung über der zweiten Chipkontaktstelle angeordnet sind; und eine zweite Verbindung, die den ersten Halbleiterchip durch die mehreren zweiten Öffnungen an der zweiten Chipkontaktstelle kontaktiert. In noch einer Ausgestaltung kann die Vorrichtung ferner Folgendes aufweisen: einen zweiten Halbleiterchip, wobei der zweite Halbleiterchip eine erste Seite und eine entgegengesetzte zweite Seite aufweist; eine zweite Chipkontaktstelle, die auf der ersten Seite des zweiten Halbleiterchips angeordnet ist, wobei die dielektrische Verkleidung über dem zweiten Chip angeordnet ist, und wobei die dielektrische Verkleidung mehrere zweite Öffnungen über der zweiten Chipkontaktstelle aufweist; und eine zweite Verbindung, die den zweiten Halbleiterchip durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle kontaktiert. In noch einer Ausgestaltung kann die Vorrichtung ferner eine leitfähige Platte aufweisen, wobei der erste Halbleiterchip und der zweite Halbleiterchip über der leitfähigen Platte angeordnet sind.
Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Halbleiterchip mit einer ersten Seite und einer entgegengesetzten zweiten Seite und eine Chipkontaktstelle, die auf der ersten Seite des Halbleiterchips angeordnet ist, auf. Die Chipkontaktstelle weist mehrere Öffnungen auf, Eine Verbindung kontaktiert den Halbleiterchip durch die mehreren Öffnungen hindurch an der Chipkontaktstelle.
In einer Ausgestaltung kann die Vorrichtung ferner ein Kapselungsmaterial aufweisen, das um den ersten Halbleiterchip angeordnet ist, wobei die erste Verbindung im Kapselungsmaterial angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner eine leitfähige Platte aufweisen, wobei der erste Halbleiterchip über der leitfähigen Platte angeordnet ist, wobei das Kapselungsmaterial über der leitfähigen Platte angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner Folgendes aufweisen: eine zweite Chipkontaktstelle, die auf der ersten Seite des ersten Halbleiterchips angeordnet ist; mehrere zweite Öffnungen, die in der zweiten Chipkontaktstelle angeordnet sind; und eine zweite Verbindung, die den ersten Halbleiterchip durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle kontaktiert. In noch einer Ausgestaltung kann die Vorrichtung ferner Folgendes aufweisen: einen zweiten Halbleiterchip mit einer ersten Seite und einer entgegengesetzten zweiten Seite; eine zweite Chipkontaktstelle, die auf der ersten Seite des zweiten Halbleiterchips angeordnet ist, wobei die zweite Chipkontaktstelle mehrere zweite Öffnungen aufweist; und eine zweite Verbindung, die den zweiten Halbleiterchip durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle kontaktiert. In noch einer Ausgestaltung kann die Vorrichtung ferner eine leitfähige Platte aufweisen, wobei der erste Halbleiterchip und der zweite Halbleiterchip über der leitfähigen Platte angeordnet sind. In noch einer Ausgestaltung kann die Vorrichtung ferner Abstandhalter aufweisen, die um Seitenwände der mehreren ersten Öffnungen der ersten Chipkontaktstelle angeordnet sind.
Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung auf das Bereitstellen eines Halbleiterchips mit einer ersten Seite und einer entgegengesetzten zweiten Seite und das Befestigen der zweiten Seite des Halbleiterchips an einer leitfähigen Platte. Der Halbleiterchip weist eine Chipkontaktstelle auf der ersten Seite auf. Eine dielektrische Verkleidung wird aber dem Halbleiterchip ausgebildet. Ein Teil der dielektrischen Verkleidung über der ersten Chipkontaktstelle wird strukturiert. Ein Kapselungsmaterial wird über dem Halbleiterchip ausgebildet. Eine Verbindung wird durch das Kapselungsmaterial und durch den strukturierten Teil der dielektrischen Verkleidung mit der Chipkontaktstelle ausgebildet.
In einer Ausgestaltung kann das Ausbilden der Verbindung das Befestigen eines Drahts aufweisen. In noch einer Ausgestaltung kann das Ausbilden der Verbindung Folgendes aufweisen: Ausbilden einer Verbindungsöffnung im Kapselungsmaterial, um den strukturierten Teil der dielektrischen Verkleidung freizulegen; und Füllen der Verbindungsöffnung mit einem leitfähigen Material. In noch einer Ausgestaltung kann das Ausbilden der Verbindungsöffnung das Entfernen des freigelegten strukturierten Teils der dielektrischen Verkleidung nach dem Ausbilden der Verbindungsöffnung aufweisen. In noch einer Ausgestaltung kann das Ausbilden der Verbindungsöffnung die Verwendung eines Prozesses mit gepulstem Laser aufweisen. In noch einer Ausgestaltung kann das Befestigen der zweiten Seite des ersten Halbleiterchips an der leitfähigen Platte die Verwendung eines Lötprozesses oder eines Haftklebstoffs aufweisen. In noch einer Ausgestaltung kann die leitfähige Platte eine Chipinsel eines Leiterrahmens sein. In noch einer Ausgestaltung kann das Ausbilden der dielektrisehen Verkleidung über dem ersten Halbleiterchip und das Strukturieren des Teils der dielektrischen Verkleidung über der ersten Chipkontaktstelle Folgendes aufweisen: Ausbilden einer ersten Schicht über dem ersten Halbleiterchip; Strukturieren der ersten Schicht, um die erste Chipkontaktstelle freizulegen; Abscheiden einer zweiten Schicht über der ersten Schicht und der freigelegten ersten Chipkontaktstelle; und Strukturieren der zweiten Schicht, um Teile der ersten Chipkontaktstelle freizulegen. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer Imidschicht über der zweiten Schicht vor dem Ausbilden des Kapselungsmaterials aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer Imidschicht vor dem Ausbilden des Kapselungsmaterials aufweisen.
Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Bereitstellen eines Halbleiterchips mit einer ersten Seite und einer entgegengesetzten zweiten Seite und das Befestigen der zweiten Seite des Halbleiterchips an einer leitfähigen Platte, auf. Der Halbleiterchip weist eine Chipkontaktstelle auf der ersten Seite auf. Ein Teil der Chipkontaktstelle wird strukturiert, um Öffnungen in der Chipkontaktstelle auszubilden. Das Verfahren weist ferner das Ausbilden eines Kapselungsmaterials über dem ersten Halbleiterchip und das Ausbilden einer Verbindung durch das Kapselungsmaterial und die Öffnungen der ersten Chipkontaktstelle auf.
In einer Ausgestaltung kann wobei das Ausbilden der Verbindung Folgendes aufweisen: Ausbilden einer Verbindungsöffnung im Kapselungsmaterial; und Füllen der Verbindungsöffnung mit einen leitfähigen Material. In noch einer Ausgestaltung kann das Ausbilden der Verbindung das Befestigen eines Drahts aufweisen. In noch einer Ausgestaltung kann das Ausbilden der Verbindungsöffnung die Verwendung eines Prozesses mit gepulstem Laser aufweisen. In noch einer Ausgestaltung kann das Befestigen der zweiten Seite des ersten Halbleiterchips an der leitfähigen Platte die Verwendung eines Lötprozesses oder eines Haftklebstoffs aufweisen. In noch einer Ausgestaltung kann die leitfähige Platte eine Chipinsel eines Leiterrahmens sein. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer Imidschicht vor dem Ausbilden des Kapselungsmaterials aufweisen.
Für ein vollständigeres Verständnis der vorliegenden Erfindung und von deren Vorteilen wird nun auf die folgenden Beschreibungen in Verbindung mit der begleitenden Zeichnung Bezug genommen, in der:
1, die 1A–1C aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei 1A eine Querschnittsansicht der Halbleitervorrichtung darstellt, während 1B eine Schnittdraufsicht der Halbleitervorrichtung darstellt und 1C eine Draufsicht darstellt;
2, die 2A–2I aufweist, eine Halbleitervorrichtung während verschiedener Stufen der Herstellung gemäß Ausführungsformen der vorliegenden Erfindung darstellt;
3, die 3A–3E aufweist, eine Halbleitervorrichtung während verschiedener Stufen der Bearbeitung gemäß einer alternativen Ausführungsform der Erfindung darstellt;
4, die 4A–4F aufweist, eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
5, die 5A–5B aufweist, eine alternative Ausführungsform der vorliegenden Erfindung darstellt, in der die mehreren Öffnungen in der Chipkontaktstelle beabstandet sind, was die Ausbildung von Abstandhaltern erleichtert;
6, die 6A–6C aufweist, eine Halbleitervorrichtung in verschiedenen Stufen der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
7, die 7A–7E aufweist, eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
8, die 8A–8D aufweist, eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
9, die 9A–9D aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
10, die 10A–10E aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, bei der die strukturierte dielektrische Verkleidung segmentierte Kontaktstellenkontakte bildet, wobei 10A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 10B–10D die entsprechende Draufsicht der Chipkontaktstelle darstellen und 10E die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt;
11, die 11A–11D aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, bei der die strukturierte dielektrische Verkleidung während der Ausbildung der Öffnung für die Kontaktverbindung abgehoben wird, wobei 11A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 11B–11C die entsprechende Draufsicht der Chipkontaktstelle darstellen und 11D die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt;
12, die 12A–12E aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, bei der eine dielektrische Verkleidung mit zwei Schichten verwendet wird, um eine strukturierte dielektrische Verkleidung auszubilden, wobei 12A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 12B–12D die entsprechende Draufsicht der Chipkontaktstelle darstellen und 12E die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt;
13, die 13A–13D aufweist, eine Halbleitervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, bei der eine dielektrische Verkleidung mit zwei Schichten verwendet wird, um eine strukturierte dielektrische Verkleidung auszubilden, wobei 13A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 13B–13C die entsprechende Draufsicht der Chipkontaktstelle darstellen und 13D die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt;
14, die 14A–14E aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, bei der jede Teilstruktur mit einer strukturierten Chipkontaktfläche mit einem darunterliegenden Kontaktloch gekoppelt ist, wobei 14A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 14B–14D die entsprechende Draufsicht der Chipkontaktstelle darstellen und 14E die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt;
15, die 15A–15D aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, bei der die strukturierte Chipkontaktstelle durch einen äußeren Rand gekoppelt ist, wobei 15A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 15B–15C die entsprechende Draufsicht der Chipkontaktstelle darstellen und 15D die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt; und
16, die 16A–16D aufweist, eine Halbleitervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, bei der die strukturierte Chipkontaktstelle durch einen äußeren Rand gekoppelt ist, wobei 16A eine Querschnittsansicht nach der Waferebenenbearbeitung darstellt, 16B–16C die entsprechende Draufsicht der Chipkontaktstelle darstellen und 16D die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung darstellt.
Entsprechende Ziffern und Zeichen in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, wenn nicht anders angegeben. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen deutlich darzustellen, und sind nicht notwendigerweise maßstäblich gezeichnet.
Die Herstellung und Verwendung von verschiedenen Ausführungsformen werden nachstehend im Einzelnen erörtert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte schafft, die in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert sein können. Die erörterten spezifischen Ausführungsformen erläutern lediglich spezifische Weisen zur Herstellung und Verwendung der Erfindung und begrenzen den Schutzbereich der Erfindung nicht.
Eine strukturelle Ausführungsform der Erfindung wird unter Verwendung von 1 beschrieben. Alternative strukturelle Ausführungsformen der vorliegenden Erfindung werden unter Verwendung von 2G, 2H, 3E, 4F, 5B, 6C, 7E, 8D und 9–16 beschrieben. Ein Verfahren zur Herstellung der Halbleitervorrichtung wird unter Verwendung von 2 beschrieben. Alternative Ausführungsformen zur Herstellung der Halbleitervorrichtung werden unter Verwendung von 3, 4, 5, 6, 7, 8, 10–16 beschrieben.
1, die 1A–1C aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar. 1A stellt eine Querschnittsansicht der Halbleitervorrichtung dar, während 1B eine Schnittdraufsicht der Halbleitervorrichtung darstellt und 1C eine Draufsicht darstellt.
Mit Bezug auf 1A kann die Halbleitervorrichtung ein Halbleitermodul 1 mit einem Halbleiterchip 50 sein.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 einen integrierten Schaltungschip oder eine diskrete Vorrichtung aufweisen. In einer oder mehreren Ausführungsformen kann der Halbleiterchip 50 einen Logikchip, einen Speicherchip, einen analogen Chip, einen Mischsignalchip, eine diskrete Vorrichtung und Kombinationen davon, wie z. B. ein System auf einem Chip, aufweisen. Der Halbleiterchip 50 kann verschiedene Typen von aktiven und passiven Vorrichtungen wie z. B. Dioden, Transistoren, Thyristoren, Kondensatoren, Induktoren, Widerständen, optoelektronischen Vorrichtungen, Sensoren, mikroelektromechanischen Systemen und andere aufweisen.
In verschiedenen Ausführungsformen ist der Halbleiterchip 50 an einem leitfähigen Substrat 10 befestigt. Das leitfähige Substrat 10 weist in einer Ausführungsform Kupfer auf In anderen Ausführungsformen weist das leitfähige Substrat 10 ein Metallmaterial, das leitfähige Metalle und ihre Legierungen aufweisen kann, auf Das leitfähige Substrat 10 kann auch ein intermetallisches Material aufweisen, wenn sie leitend sind. Das leitfähige Substrat 10 kann in einer Ausführungsform einen Leiterrahmen aufweisen. In einer Ausführungsform kann das leitfähige Substrat 10 beispielsweise eine Chipinsel aufweisen, über der der Halbleiterchip 50 befestigt sein kann. In weiteren Ausführungsformen, wie mit Bezug auf 7 beschrieben wird, kann das leitfähige Substrat 10 eine oder mehrere Chipinseln aufweisen, über denen ein oder mehrere Chips befestigt sein können.
In weiteren alternativen Ausführungsformen kann das Substrat 10 nicht leitfähig sein. In diesen Ausführungsformen ist der elektrische Kontakt mit dem Substrat 10 hinfällig.
In verschiedenen Ausführungsformen können mehrere verschiedene oder identische Chips 50 am Substrat 10 durch verschiedene Mittel befestigt sein.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 auf einem Siliziumsubstrat ausgebildet sein. In anderen Ausführungsformen kann der Halbleiterchip 50 alternativ auf Siliziumcarbid (SiC) ausgebildet worden sein. In einer Ausführungsform kann der Halbleiterchip 50 zumindest teilweise auf Galliumnitrid (GaN) ausgebildet worden sein.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 eine Leistungshalbleitervorrichtung aufweisen, die in einer Ausführungsform eine diskrete Vorrichtung sein kann. In einer Ausführungsform ist der Halbleiterchip 50 eine Vorrichtung mit zwei Anschlüssen wie z. B. eine PIN-Diode oder eine Schottky-Diode. In einer oder mehreren Ausführungsformen ist der Halbleiterchip 50 eine Vorrichtung mit drei Anschlüssen wie z. B. ein Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), ein Sperrschicht-Feldeffekttransistor (JFET), ein bipolarer Sperrschichttransistor (BJT), ein Bipolartransistor mit isoliertem Gate (IGBT) oder ein Thyristor.
In verschiedenen Ausführungsformen weist der Halbleiterchip 50 eine Dicke auf, die geringer ist als 100 μm. In alternativen Ausführungsformen weist der Halbleiterchip 50 eine Dicke auf, die geringer ist als 50 μm. In alternativen Ausführungsformen weist der Halbleiterchip 50 eine Dicke auf, die geringer ist als 20 μm.
In verschiedenen Ausführungsformen weist der Halbleiterchip 50 eine Dicke zwischen etwa 10 μm und etwa 100 μm auf. In alternativen Ausführungsformen. weist der Halbleiterchip 50 eine Dicke zwischen etwa 10 μm und etwa 30 μm auf. In weiteren alternativen Ausführungsformen weist der Halbleiterchip 50 eine Dicke zwischen etwa 30 μm und etwa 40 μm auf.
Der Halbleiterchip 50 ist in verschiedenen Ausführungsformen in ein Kapselungsmaterial 20 eingebettet. In verschiedenen Ausführungsformen weist das Kapselungsmaterial 20 ein dielektrisches Material auf und kann in einer Ausführungsform eine Formverbindung aufweisen. In einer oder mehreren Ausführungsformen kann das Kapselungsmaterial 20 ein Imid aufweisen. In anderen Ausführungsformen kann das Kapselungsmaterial 20 ein oder mehrere eines Polymers, eines Copolymers, eines Biopolymers, eines faserimprägnierten Polymers (z. B. Kohlenstoff oder Glasfasern in einem Harz), eines mit Partikeln gefüllten Polymers und andere organische Materialien aufweisen. In einer oder mehreren Ausführungsformen weist das Kapselungsmaterial 20 ein Dichtungsmittel, das nicht unter Verwendung einer Formverbindung ausgebildet wird, und Materialien wie z. B. Epoxidharze und/oder Silikone, auf. In verschiedenen Ausführungsformen kann das Kapselungsmaterial 20 aus irgendeinem geeigneten duroplastischen, thermoplastischen, wärmehärtenden Material oder einem Laminat bestehen. Das Material des Kapselungsmaterials 20 kann in einigen Ausführungsformen Füllmaterialien aufweisen. In einer Ausführungsform kann das Kapselungsmaterial 20 ein Epoxidmaterial und ein Füllmaterial mit kleinen Partikeln aus Glas oder andere elektrisch isolierende Mineralfüllmaterialien wie Aluminiumoxid oder organische Füllmaterialien aufweisen.
In verschiedenen Ausführungsformen weist das Kapselungsmaterial 20 eine Dicke von etwa 20 μm bis etwa 100 μm auf. In alternativen Ausführungsformen weist das Kapselungsmaterial 20 eine Dicke von etwa 50 μm bis etwa 80 μm auf. In weiteren alternativen Ausführungsformen weist das Kapselungsmaterial 20 eine Dicke von etwa 20 μm bis etwa 50 μm auf. Alternativ kann in einigen Ausführungsformen ein dünneres Kapselungsmaterial 20 verwendet werden. In solchen Ausführungsformen weist das Kapselungsmaterial 20 eine Dicke von etwa 10 μm bis etwa 20 μm.
Das Halbleitermodul 1 weist in einigen Ausführungsformen mehrere Kontaktstellen 90 zum Montieren des Halbleitermoduls 1 über einer Leiterplatte auf. Als Erläuterung weisen die mehreren Kontaktstellen 90 eine erste Kontaktstelle 91, eine zweite Kontaktstelle 92 und eine dritte Kontaktstelle 93, die zusammen die Kontakte für den Halbleiterchip 50 bilden, auf.
Die zweite Kontaktstelle 92 der mehreren Kontaktstellen 90 und die dritte Kontaktstelle 93 der mehreren Kontaktstellen 90 können mit einer Vorderseite des Halbleiterchips 50 gekoppelt sein. Die zweite Kontaktstelle 92 und die dritte Kontaktstelle 93 sind beispielsweise mit Chipkontaktstellen 150 am Halbleiterchip 50 gekoppelt. In verschiedenen Ausführungsformen sind die mehreren Kontaktstellen 90 mit der zweiten Kontaktstelle 92 und der dritten Kontaktstelle 93 mit den Chipkontaktstellen 150 unter Verwendung von Kontaktverbindungen 80 gekoppelt. Die Kontaktverbindungen 80 sind innerhalb des Kapselungsmaterials 20 angeordnet.
Die erste Kontaktstelle 91 der mehreren Kontaktstellen 90 kann mit einer Rückseite des Halbleiterchips 50 gekoppelt sein. In einer oder mehreren Ausführungsformen kann die erste Kontaktstelle 91 beispielsweise unter Verwendung von einem oder mehreren Kontaktlöchern 85 durch das Kapselungsmaterial, die im Kapselungsmaterial 20 angeordnet sind, gekoppelt sein.
In verschiedenen Ausführungsformen bilden die Kontaktstellen 90 eine Umverteilungsschicht. Selbstverständlich können mehrere Ebenen von Umverteilungsschichten im Baustein auf beiden Seiten des Substrats 10 ausgebildet sein.
In verschiedenen Ausführungsformen sind die Kontaktverbindungen 80 mit dem Halbleiterchip 50 durch eine strukturierte Schicht gekoppelt, wie in 1A dargestellt. Jede Kontaktverbindung 80 ist durch Segmente der dielektrischen Verkleidung 15 gekoppelt. Die strukturierte Schicht weist in einer Ausführungsform eine strukturierte dielektrische Verkleidung 15 auf. Die dielektrische Verkleidung 15 kann in einer oder mehreren Ausführungsformen ein Nitrid aufweisen. In anderen Ausführungsformen kann die dielektrische Verkleidung 15 andere dielektrische Materialien wie z. B. ein Oxid, Siliziumcarbid, Siliziumoxidnitrid, Hafniumoxid, Aluminiumoxid, andere Materialien mit hoher Dielektrizitätskonstante, andere Materialien mit niedriger Dielektrizitätskonstante, Polyimid und andere organische Materialien aufweisen.
In der dargestellten Ausführungsform ist die Verkleidung 15 nur über dem Halbleiterchip 50 ausgebildet. In einigen alternativen Ausführungsformen ist jedoch die Verkleidung 15 sowohl über dem Halbleiterchip 50 als auch dem Substrat 10 ausgebildet. Wie in 1B dargestellt, bildet die strukturierte Schicht in einer Ausführungsform mehrere Gräben in der dielektrischen Verkleidung 15, die den Halbleiterchip 50 bedeckt. In alternativen Ausführungsformen bildet die strukturierte Schicht mehrere Quadrate oder Säulen oder Kreise.
2, die 2A–2I aufweist, stellt eine Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß Ausführungsformen der vorliegenden Erfindung dar.
Mit Bezug auf 2A wird ein Halbleiterchip 50 an einem Substrat 10 befestigt. In verschiedenen Ausführungsformen können die in 2 beschriebenen Prozesse für jeden Halbleiterchip nacheinander durchgeführt werden oder in alternativen Ausführungsformen können mehrere Halbleiterbausteine unter Verwendung eines Streifens oder Substrats 10 mit mehreren leitfähigen Platten ausgebildet werden. Alternativ kann das Substrat 10 ein Polymersubstrat umfassen.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 einen integrierten Schaltungschip oder eine diskrete Vorrichtung aufweisen. Der Halbleiterchip 50 weist mehrere Chipkontaktstellen 150 auf einer ersten Seite des Halbleiterchips 50 auf. In einigen Ausführungsformen kann der Halbleiterchip 50 auch Kontaktstellen auf der entgegengesetzten zweiten Seite des Halbleiterchips 50 aufweisen. Der Halbleiterchip 50 kann beispielsweise eine diskrete vertikale Vorrichtung mit Kontaktstellen auf beiden Seiten sein.
Der Halbleiterchip 50 kann innerhalb eines Halbleiterwafers ausgebildet und vereinzelt werden. In verschiedenen Ausführungsformen wird der Halbleiterwafer vor oder nach dem Vereinzelungsprozess gedünnt. In verschiedenen Ausführungsformen weist folglich der Halbleiterchip 50 eine Dicke von etwa 10 μm bis etwa 100 μm und in einer Ausführungsform etwa 30 μm bis 50 μm auf.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 am Substrat 10 unter Verwendung eines Lötprozesses befestigt werden. In einer oder mehreren Ausführungsformen wird der Halbleiterchip 50 am Substrat 10 unter Verwendung eines Diffusionsbondprozesses befestigt.
In verschiedenen Ausführungsformen kann der Halbleiterchip 50 am Substrat 10 unter Verwendung einer Chipbefestigungsschicht 11 befestigt werden, die in einer Ausführungsform isolierend sein kann. In einigen Ausführungsformen kann die Chipbefestigungsschicht 11 leitfähig sein, kann beispielsweise eine nanoleitfähige Paste aufweisen. In alternativen Ausführungsformen ist die Chipbefestigungsschicht 11 ein lötfähiges Material, Die Chipbefestigungsschicht 11 kann beispielsweise in einer Ausführungsform auf den Halbleiterchip 50 aufgebracht und an das Substrat 10 gelötet werden.
In einer alternativen Ausführungsform weist die Chipbefestigungsschicht 11 ein Polymer wie z. B. einen Cyanidester oder ein Epoxidmaterial auf und kann Silberpartikel aufweisen. In einer Ausführungsform kann die Chipbefestigungsschicht 11 als leitfähige Partikel in einer Polymermatrix aufgebracht werden, um nach dem Härten ein Verbundmaterial auszubilden. In einer alternativen Ausführungsform kann eine leitfähige Nanopaste wie z. B. eine Silbernanopaste aufgebracht werden. In einer anderen Ausführungsform weist die Chipbefestigungsschicht 11 alternativ ein Lötmittel wie z. B. ein Blei-Zinn-Material, auf. In verschiedenen Ausführungsformen kann irgendein geeignetes leitfähiges Haftmaterial mit Metallen oder Metalllegierungen wie z. B. Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium verwendet werden, um die Chipbefestigungsschicht 11 auszubilden.
Die Chipbefestigungsschicht 11 kann in gesteuerten Mengen unter den Halbleiterchip 50 ausgegeben werden. Eine Chipbefestigungsschicht 11 mit einem Polymer kann bei etwa 125°C bis etwa 200°C gehärtet werden, während eine Chipbefestigungsschicht 11 auf Lötmittelbasis bei 250°C bis etwa 350°C gehärtet werden kann. Unter Verwendung der Chipbefestigungsschicht 11 wird der Halbleiterchip 50 am Substrat 10 befestigt, das in einer Ausführungsform eine Chipinsel eines Leiterrahmens sein kann.
Mit Bezug auf 2B wird eine Verkleidung 15 über dem Substrat 10 auf dem Halbleiterchip 50 abgeschieden. In verschiedenen Ausführungsformen kann die Verkleidung 15 ein Nitridmaterial aufweisen. In alternativen Ausführungsformen kann die Verkleidung 15 ein Oxid aufweisen. In weiteren Ausführungsformen kann die Verkleidung 15 andere geeignete Materialien aufweisen, wie z. B. Siliziumoxynitrid, Hafniumoxid, Siliziumcarbid, organische dielektrische Materialien und andere. In anderen Ausführungsformen wird die Verkleidung 15 nur über dem Chip 50 angeordnet.
In verschiedenen Ausführungsformen kann die Verkleidung 15 unter Verwendung eines Gasphasenabscheidungsprozesses wie z. B. einer chemischen Gasphasenabscheidung, physikalischen Gasphasenabscheidung, plasmagestützten physikalischen Gasphasenabscheidung, einschließlich Prozessen mit hochdichtem Plasma oder Atomschicht-Abscheidungsprozessen, abgeschieden werden. In anderen Ausführungsformen wird ein organisches Material durch Sprüh-, Druck- oder Aufschleuderprozesse abgeschieden. In verschiedenen Ausführungsformen ist die Dicke der Verkleidung 15 nach der Abscheidung etwa 100 nm bis etwa 300 nm. In alternativen Ausführungsformen ist die Dicke der Verkleidung 15 nach der Abscheidung etwa 1 nm bis etwa 40 nm. In einer oder mehreren Ausführungsformen ist die Dicke der Verkleidung 15 nach der Abscheidung etwa 5 nm bis etwa 20 nm. In einer oder mehreren Ausführungsformen ist die Dicke der Verkleidung 15 nach der Abscheidung etwa 40 nm bis etwa 100 nm.
Die Verkleidung 15 wird strukturiert, wie in 2C und 2D dargestellt. 2C ist eine Draufsicht, während 2D eine Querschnittsansicht ist. In einer oder mehreren Ausführungsformen wird die Verkleidung 15 über dem Substrat 10 entfernt oder über dem Substrat 10 strukturiert.
Mit Bezug auf 2D wird die Verkleidung 15 in verschiedenen Ausführungsformen in einem Bereich über dem Halbleiterchip 50 strukturiert. In einer oder mehreren Ausführungsformen wird die Verkleidung 15 direkt über der Chipkontaktstelle 150 strukturiert, wobei die mehreren Öffnungen 60 ausgebildet werden, die durch Segmente der Verkleidung 15 getrennt sind (2C). In einigen Ausführungsformen kann der Halbleiterchip 50 durch mehrere Öffnungen 60 in der Verkleidung 15 hindurch auf Funktionalität getestet werden. In einer oder mehreren Ausführungsformen weisen die mehreren Öffnungen 60, die durch Segmente mit einer Länge von etwa 10 μm getrennt sind, etwa 2 μm bis 10 μm auf. In anderen Ausführungsformen weisen die dielektrischen Segmente eine Ausdehnung in einer Richtung von 5 μm bis 20 μm auf. Ebenso weisen die mehreren Öffnungen 60 Öffnungen mit einer Abmessung von etwa 2 μm bis etwa 10 μm auf. In anderen Ausführungsformen weisen die Öffnungen 60 eine Abmessung in einer Richtung von 5 bis 20 μm auf.
Wie als nächstes in 2E dargestellt, wird ein Kapselungsmaterial 20 über dem (oder den mehreren) Halbleiterchip 50 aufgebracht und umschließt teilweise den Halbleiterchip 50. In einer Ausführungsform wird das Kapselungsmaterial 20 unter Verwendung eines Formprozesses wie z. B. Formpressen, eines Transferpressprozesses, Spritzgießen, Granulatformen, Pulverformen, Flüssigkeitsformen sowie Druckprozessen wie z. B. Schablonen- oder Siebdrucken aufgebracht.
In verschiedenen Ausführungsformen umfasst das Kapselungsmaterial 20 ein dielektrisches Material, wie vorher mit Bezug auf 1 beschrieben. In einer Ausführungsform weist das Kapselungsmaterial 20 ein Imid auf. Das Kapselungsmaterial 20 kann gehärtet werden, d. h. einem thermischen Prozess unterzogen werden, um eine hermetische Abdichtung zu härten, folglich auszubilden, die den Halbleiterchip 50 schützt.
In verschiedenen Ausführungsformen kann das Kapselungsmaterial 20 eine Dicke von etwa 20 μm bis etwa 70 μm und in einer Ausführungsform von etwa 50 μm bis etwa 100 μm aufweisen.
Mit Bezug auf 2F werden mehrere Kontaktöffnungen 70 innerhalb des Kapselungsmaterials 20 ausgebildet. Die Kontaktöffnungen 70 erstrecken sich von der oberen Oberfläche des Kapselungsmaterials 20 zur Chipkontaktstelle 150. Mehrere Durchgangskontaktlochöffnungen können auch innerhalb des Kapselungsmaterials 20 zum Substrat 10 ausgebildet werden. Die Durchgangskontaktlochöffnungen können sich von der oberen Oberfläche des Kapselungsmaterials 20 zum Substrat 10 bis zur entgegengesetzten unteren Oberfläche des Kapselungsmaterials 20 und durch die Verkleidung 15 erstrecken.
In einer oder mehreren Ausführungsformen werden die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen unter Verwendung eines Laserprozesses ausgebildet. Ein Laserbohrer kann beispielsweise verwendet werden, um das Kapselungsmaterial 20 zu strukturieren. In einer Ausführungsform kann ein gepulster Kohlenstoffdioxidlaser für das Laserbohren verwendet werden. In einer anderen Ausführungsform kann das Laserbohren einen Nd:YAG-Laser umfassen. In einer alternativen Ausführungsform werden die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen nach einem herkömmlichen Lithographieprozess, beispielsweise unter Verwendung eines Plasmaätzprozesses, ausgebildet.
In verschiedenen Ausführungsformen weisen die mehreren Kontaktöffnungen 70 einen maximalen Durchmesser von weniger als 200 μm auf. Die mehreren Kontaktöffnungen 70 weisen in einer oder mehreren Ausführungsformen einen maximalen Durchmesser von weniger als 80 μm auf. Die mehreren Kontaktöffnungen 70 weisen in einer Ausführungsform einen maximalen Durchmesser von weniger als 300 μm auf. Die mehreren Kontaktöffnungen 70 weisen in verschiedenen Ausführungsformen einen maximalen Durchmesser von etwa 50 μm bis etwa 150 μm auf.
Mit Bezug auf 2G werden die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen mit einem leitfähigen Material gefüllt.
Wie als nächstes in 2G dargestellt, kann eine Metallverkleidung 81 innerhalb der mehreren Kontaktöffnungen 70 und der mehreren Durchgangskontaktlochöffnungen ausgebildet werden. Die Metallverkleidung 81 kann die mehreren Öffnungen 60 in der dielektrischen Verkleidung 15 in einigen Ausführungsformen füllen. Alternativ kann die Metallverkleidung 81 die mehreren Kontaktöffnungen 70 auskleiden. Die Metallverkleidung 81 kann ein Diffusionssperrmaterial aufweisen und kann auch eine Keimschicht für das anschließende Elektroplattieren oder stromlose Plattieren aufweisen. Als Beispiel kann die Metallverkleidung 81 in einer Ausführungsform einen Stapel von Metallen, Metallnitriden (z. B. TiN, TaN), gefolgt von einer Keimschicht (z. B. Cu), aufweisen. In einer anderen Ausführungsform kann nur eine Keimschicht abgeschieden werden.
Die Metallverkleidung 81 kann in einer Ausführungsform beispielsweise unter Verwendung einer Sputterabscheidung abgeschieden werden. In einer Ausführungsform kann die Metallverkleidung 81 unter Verwendung von Hochfrequenz-Magnetronsputtern (HF-Magnetronsputtern) abgeschieden werden. In alternativen Ausführungsformen kann die Metallverkleidung 81 eine Schicht aus Ta, TaN, W, WN, WCN, WSi, Ti, WTi, TiN und/oder Ru als Beispiele aufweisen. Die Keimschicht kann konform über dem Diffusionssperrmaterial beispielsweise unter Verwendung eines Prozesses zum Sputtern durch Plasmagasphasenabscheidung (PVD) oder einer metallorganischen chemischen Gasphasenabscheidung (MOCVD) abgeschieden werden. In verschiedenen Ausführungsformen weist die Keimschicht dasselbe Material wie das unter Verwendung eines Elektroplattierungs- oder eines stromlosen Abscheidungsprozesses abzuscheidende Material auf. Die Keimschicht weist in einer Ausführungsform Kupfer auf. In einer anderen Ausführungsform kann die Keimschicht mittels eines leitfähigen Polymers abgeschieden werden.
Ein leitfähiges Füllmaterial 82 wird in die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen gefüllt. In verschiedenen Ausführungsformen wird das leitfähige Füllmaterial 82 unter Verwendung eines elektrochemischen Abscheidungsprozesses wie z. B. Elektroplattieren abgeschieden. Alternativ kann das leitfähige Füllmaterial 82 unter Verwendung eines stromlosen Abscheidungsprozesses abgeschieden werden.
In einer oder mehreren Ausführungsformen kann das leitfähige Füllmaterial 82 Kupfer, Aluminium und andere derartige aufweisen. In anderen Ausführungsformen kann das leitfähige Füllmaterial 82 Wolfram, Titan, Tantal, Ruthenium, Nickel, Kobalt, Platin, Gold, Silber und andere derartige Materialien aufweisen. In verschiedenen Ausführungsformen ist das leitfähige Füllmaterial 82 ein Material, das elektrolytisch abgeschieden werden kann. Nach dem Abscheiden des leitfähigen Füllmaterials 82 wird folglich eine leitfähige Schicht 86 über dem Kapselungsmaterial 20 ausgebildet. Diese Schicht 86 bildet leitfähige Kontaktstellen und eine Umverteilungsschicht, um eine elektrische Leitweglenkung zwischen verschiedenen Chips zu ermöglichen.
In einer alternativen Ausführungsform kann ein Draht durch die mehreren Kontaktöffnungen 70 eingefügt werden und beispielsweise unter Verwendung eines Lötprozesses befestigt werden, um eine Drahtbondstelle auszubilden.
Wie als nächstes in 2H dargestellt, wird das leitfähige Füllmaterial 82 strukturiert, um Kontaktverbindungen 80 und Öffnungen durch das Substrat hindurch auszubilden. Die Kontaktverbindungen 80 werden folglich innerhalb der mehreren Kontaktöffnungen 70 ausgebildet, während Kontaktlöcher durch das Substrat hindurch innerhalb der mehreren Durchgangskontaktlochöffnungen ausgebildet werden. In verschiedenen Ausführungsformen kann das leitfähige Füllmaterial 82 unter Verwendung eines Ätzprozesses nach einem Lithographieprozess strukturiert werden.
2I stellt eine alternative Ausführungsform dar, bei der das Substrat 10 einen Streifen wie z. B. einen Leiterrahmenstreifen umfasst. Folglich werden mehrere Halbleiterchips befestigt und gleichzeitig bearbeitet. Folglich wird ein Streifen von Halbleiterbausteinen ausgebildet, die beispielsweise mechanisch vereinzelt werden können. Ein oder mehrere Chips 50 können an jedem Segment des Streifens befestigt werden, um einen Baustein mit mehreren Chips auszubilden.
Eine weitere Bearbeitung kann auch in verschiedenen Ausführungsformen fortfahren, die das Ausbilden von Rückseiten- und Vorderseiten-Umverteilungsschichten aufweisen kann.
3, die 3A–3E aufweist, stellt eine Halbleitervorrichtung während verschiedener Stufen der Bearbeitung gemäß einer alternativen Ausführungsform der Erfindung dar.
Mit Bezug auf 3A wird im Gegensatz zur vorherigen Ausführungsform in dieser Ausführungsform die Verkleidung 15 in kleinere Segmente strukturiert. Mit anderen Worten sind in dieser Ausführungsform die mehreren Öffnungen 60 enger beabstandet als in der in 2 beschriebenen Ausführungsformen.
3B und 3C stellen die Halbleitervorrichtung nach dem Ausbilden des Kapselungsmaterials 20 dar. 3B stellt eine Draufsicht dar, während 3C eine Querschnittsansicht darstellt.
3D stellt die Halbleitervorrichtung nach der Ausbildung der Kontaktöffnungen dar. Wie in 3D dargestellt, sind mehrere Kontaktöffnungen 70 im Kapselungsmaterial 20 ausgebildet. Im Gegensatz zu der in 2 beschriebenen vorherigen Ausführungsform wird die Verkleidung 15, die die mehreren Öffnungen 60 bildet, entfernt, während die mehreren Kontaktöffnungen 70 ausgebildet werden. Das Laserbohren des Kapselungsmaterials 20 kann beispielsweise die Verkleidung 15 entfernen. Alternativ kann ein Nassätzprozess, der verwendet wird, um die mehreren Kontaktöffnungen 70 nach dem Laserbohrprozess zu reinigen, die Verkleidung 15 abheben. Wie in 3E dargestellt, können folglich die Kontaktverbindungen 80 die Chipkontaktstellen 150 direkt kontaktieren. Mit anderen Worten, im Gegensatz zur vorherigen Ausführungsform kontaktieren die Kontaktverbindungen 80 den Halbleiterchip 50 direkt durch eine große Öffnung in der Verkleidung 15.
4, die 4A–4F aufweist, stellt eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
In dieser Ausführungsform sind die Chipkontaktstellen 150 selbst segmentiert. In dieser Ausführungsform können die Metallschicht M4 und die Kontaktlochschicht V4 durch einen Doppeldamaszenerprozess oder ein Kontaktloch und einen Einzeldamaszenerprozess ausgebildet werden. In einer anderen Ausführungsform können die Metallschicht M4 und die Kontaktlochschicht V4 durch einen Musterplattierungsprozess ausgebildet werden.
Mit Bezug auf 4A wird eine segmentierte Chipkontaktstelle 150 über einem Substrat 110 ausgebildet. In dem Substrat 110 können aktive Vorrichtungen ausgebildet sein. Ein Satz von Metallisierungsschichten 130 wird über dem Substrat 110 angeordnet, die in verschiedenen Ausführungsformen eine oder mehrere Ebenen von Metallleitungen und Kontaktlöchern aufweisen können. Die Metallisierungsschicht 130 kann in einer Ausführungsform beispielsweise zehn oder mehr Metallebenen aufweisen. In einer anderen Ausführungsform kann die Schicht 130 drei Metallschichten aufweisen. In einer anderen Ausführungsform kann die Metallisierungsschicht 130 vier oder mehr Metallebenen aufweisen. Die Metallisierungsschicht 130 kann in einer Ausführungsform verschiedene Vorrichtungen innerhalb des Halbleiterchips 50 koppeln. In einer anderen Ausführungsform bildet die Metallisierungsschicht 130 Kontakte mit verschiedenen Bereichen einer diskreten Halbleitervorrichtung.
In verschiedenen Ausführungsformen ist die Chipkontaktstelle 150 mit aktiven Vorrichtungen im Substrat 110 wie z. B. einer ersten Vorrichtung 105 gekoppelt. Die erste Verrichtung 105 kann in verschiedenen Ausführungsformen ein Transistor, ein Kondensator, eine Diode, ein Thyristor und andere Vorrichtungen sein. Die Chipkontaktstelle 150 kann in einer Ausführungsform eine obere Metallisierungsschicht einer Metallisierung mit mehreren Ebenen sein. Mehrere Metallleitungen und Kontaktlöcher, die innerhalb der Metallisierungsschicht 130 angeordnet sind, können die aktiven Vorrichtungen im Substrat 110 mit der Chipkontaktstelle 150 koppeln.
4A stellt eine Metallisierung mit vier Ebenen mit einer ersten Kontaktlochebene V1, einer ersten Metallebene M1, einer zweiten Kontaktlochebene V2, einer zweiten Metallebene M2, einer dritten Kontaktlochebene V3, einer dritten Metallebene M3, einer vierten Kontaktlochebene V4, die mit der Chipkontaktstelle 150 gekoppelt ist, dar. In einer Ausführungsform ist die Chipkontaktstelle 150 eine Metallebene, die auf der obersten Metallebene des Halbleiterchips 50 ausgebildet ist.
Jede Metallisierungsebene kann eine dielektrische Schicht zwischen den Ebenen aufweisen. Eine erste dielektrische Schicht 131 zwischen den Ebenen ist beispielsweise über dem Substrat 110 abgeschieden. Eine zweite dielektrische Schicht zwischen den Ebenen ist über der ersten dielektrischen Schicht 131 zwischen den Ebenen abgeschieden. Eine dritte dielektrische Schicht 133 zwischen den Ebenen ist über der zweiten dielektrischen Schicht 132 zwischen den Ebenen abgeschieden. Eine vierte dielektrische Schicht 134 zwischen den Ebenen ist über der dritten dielektrischen Schicht 133 zwischen den Ebenen abgeschieden. Eine fünfte dielektrische Schicht 135 zwischen den Ebenen ist über der vierten dielektrischen Schicht 134 zwischen den Ebenen abgeschieden.
Die dielektrischen Schichten zwischen den Ebenen können durch Ätzstoppverkleidungen getrennt sein. Eine erste Ätzstoppverkleidung 121 ist beispielsweise zwischen der ersten und der zweiten dielektrischen Schicht 131 und 132 zwischen den Ebenen abgeschieden. Eine zweite Ätzstoppverkleidung 122 ist zwischen der zweiten und der dritten dielektrischen Schicht 132 und 133 zwischen den Ebenen abgeschieden. Ebenso ist eine dritte Ätzstoppverkleidung 123 zwischen der dritten und der vierten dielektrischen Schicht 133 und 134 zwischen den Ebenen abgeschieden.
In den dargestellten Ausführungsformen werden die leitfähigen Merkmale, die die Metallleitungen und Kontaktlöcher bilden (z. B. in M1, V1, M2, V2, M3, V3), unter Verwendung eines Doppeldamaszierungsprozesses ausgebildet. In alternativen Ausführungsformen können die leitfähigen Merkmale unter Verwendung eines Damaszierungsprozesses oder einer Kombination von Einzel- und Doppeldamaszenerprozessen ausgebildet werden.
Jedes leitfähige Merkmal kann eine Metallverkleidung 102 aufweisen, die mehrere Schichten aufweisen kann. Die Metallverkleidung 102 kann in einigen Ausführungsformen beispielsweise eine erste Metallverkleidung 152 und eine zweite Metallverkleidung 154 aufweisen. Die erste Metallverkleidung 152 kann eine Diffusionssperre sein, während die zweite Metallverkleidung 154 eine Keimschicht sein kann,
Wie in 4A dargestellt, weist die Chipkontaktstelle 150 mehrere Kontaktstellenöffnungen 170 auf. 4B stellt eine Draufsicht dar und zeigt, dass die mehreren Kontaktstellenöffnungen 170 innerhalb der Chipkontaktstelle 150 verteilt sind. Jede Chipkontaktstelle 150 kann eine Matrix aus mehreren Kontaktstellenöffnungen 170 aufweisen. 4B stellt nur als Veranschaulichung drei Reihen und fünf Spalten dar. In verschiedenem Ausführungsformen können mehr als zehn Öffnungen innerhalb der Chipkontaktstelle 150 ausgebildet werden, die die Matrix der mehreren Kontaktstellenöffnungen 170 bilden. 4B stellt auch dar, dass benachbarte Chipkontaktstellen 150 ähnliche Öffnungen aufweisen können. Jede Kontaktunterkontaktstelle 150 kann entweder durch Kontaktlöcher V4 mit der unteren Metallschicht M3 (z. B. 14) oder durch eine elektrische Verbindung am Metall 4 (z. B. 15–16) elektrisch verbunden sein.
4C stellt eine Querschnittsansicht der Halbleitervorrichtung nach dem Ausbilden einer Verkleidung und eines Kapselungsmaterials gemäß einer Ausführungsform der vorliegenden Erfindung dar.
Eine optionale Verkleidung 15 wird über der Chipkontaktstelle 150 ausgebildet, gefolgt von der Ausbildung eines Kapselungsmaterials 20, wie in vorherigen Ausführungsformen beschrieben. Die Verkleidung 15 kann in verschiedenen Ausführungsformen ausgelassen werden, In einigen Ausführungsformen kann die Verkleidung 15 nur über dem Halbleiterchip 50 ausgebildet werden, wie in 8 und 9 beschrieben. Die Verkleidung 15 kann als konforme Verkleidung über den mehreren Kontaktstellenöffnungen 170 ausgebildet werden. Alternativ kann die Verkleidung 15 vollständig oder teilweise die mehreren Kontaktstellenöffnungen 170 füllen.
4D stellt eine Querschnittsansicht der Halbleitervorrichtung nach dem Ausbilden der Kontaktöffnungen gemäß einer Ausführungsform der vorliegenden Erfindung dar.
Wie in vorherigen Ausführungsformen beschrieben, werden Kontaktöffnungen 70 innerhalb des Kapselungsmaterials 20 ausgebildet. Die Kontaktöffnungen 70 können nach einem Lithographieprozess, beispielsweise unter Verwendung eines anisotropen Ätzprozesses, ausgebildet werden. Alternativ können die Kontaktöffnungen 70 unter Verwendung eines Abschmelzprozesses wie z. B. eines Laserabschmelzprozesses ausgebildet werden. Die Verkleidung 15, die nach der Entfernung des Kapselungsmaterials 20 freiliegt, kann unter Verwendung eines Nassätzprozesses entfernt werden.
In anderen Ausführungsformen wird die Verkleidung 15 auf der Kontaktstellenfläche 150 auf der Waferebene entfernt.
4E und 4F stellen eine Querschnittsansicht der Halbleitervorrichtung nach dem Füllen der Kontaktöffnungen mit einem leitfähigen Material gemäß einer Ausführungsform der vorliegenden Erfindung dar. 4F stellt eine vergrößerte Querschnittsansicht der in 4E dargestellten Halbleitervorrichtung dar.
Mit Bezug auf 4E werden Kontaktöffnungen 70 mit einem leitfähigen Material gefüllt, das eine Metallverkleidung 81 (4F) und ein leitfähiges Füllmaterial 82 aufweisen kann, wie in vorherigen Ausführungsformen beschrieben. Die Metallverkleidung 81 kann eine Diffusionssperre (Diffusionsbarriere) und eine Keimschicht aufweisen. Das leitfähige Füllmaterial 82 kann beispielsweise unter Verwendung eines Plattierungsprozesses gefüllt werden.
Wie in 4F dargestellt, kann das leitfähige Füllmaterial 82 die Kontaktöffnungen 70 (in 4D dargestellt) und die mehreren Kontaktstellenöffnungen 170 (in der vergrößerten Ansicht von 4A dargestellt) füllen. Alternativ kann in einigen Ausführungsformen nur die Metallverkleidung 81 die mehreren Kontaktstellenöffnungen 170 füllen. Vorteilhafterweise weist in dieser Ausführungsform die Kontaktverbindung 80 eine Verriegelungsstruktur auf, die zu einer verbesserten Haftung an der Chipkontaktstelle 150 führt.
5, die 5A–5B aufweist, stellt eine alternative Ausführungsform der vorliegenden Erfindung dar, bei der die mehreren Öffnungen in der Chipkontaktstelle beabstandet sind, was die Ausbildung von Abstandhaltern erleichtert.
5A stellt eine Quersschnittsansicht der Halbleitervorrichtung nach dem Ausbilden von Kontaktöffnungen gemäß einer Ausführungsform der vorliegenden Erfindung dar.
In dieser Ausführungsform kann die vorherige Bearbeitung vor sich gehen, wie in Bezug auf 4A–4D beschrieben. In einigen Ausführungsformen können jedoch die mehreren Öffnungen 170 der Chipkontaktstelle 150 beabstandet sein. Die mehreren Kontaktöffnungen 70 können beispielsweise unter Verwendung eines Laserprozesses durch das Kapselungsmaterial 20 hindurch ausgebildet werden. Der Laserprozess kann jedoch die freigelegte Verkleidung 15 nicht entfernen, die anschließend unter Verwendung eines Nassätzprozesses entfernt werden kann. In dieser Ausführungsform wird ein anisotroper Ätzprozess verwendet, um die Verkleidung 15 zu entfernen, was Abstandhalter 16 um die Seitenwände der mehreren Kontaktstellenöffnungen 170 der Chipkontaktstelle 150 hinterlässt.
Mit Bezug auf 5B werden die mehreren Kontaktstellenöffnungen 170 und die mehreren Kontaktöffnungen 70 mit einem leitfähigen Material gefüllt, wie in vorherigen Ausführungsformen beschrieben. Die anschließende Bearbeitung kann wie bei der herkömmlichen Bearbeitung vor sich gehen.
6, die 6A–6C aufweist, stellt eine Halbleitervorrichtung gemäß verschiedenen Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
6A und 6B stellen eine Halbleitervorrichtung nach dem Ausbilden von mehreren Kontaktstellenöffnungen mit einer Chipkontaktstellenöffnung gemäß einer Ausführungsform der vorliegenden Erfindung dar. 6A stellt eine Querschnittsansicht dar, während 6B eine Draufsicht darstellt.
In dieser Ausführungsform ist die Chipkontaktstelle 150 teilweise segmentiert. Nur ein Teil der fünften dielektrischen Schicht 135 zwischen den Ebenen wird beispielsweise nach dem Öffnen der Chipkontaktstelle 150 geätzt. Das Ätzen der freigelegten fünften dielektrischen Schicht 135 zwischen den Ebenen kann beispielsweise zeitgesteuert werden, so dass es stoppt, bevor die darunterliegende vierte Ätzstoppverkleidung 124 erreicht ist. Folglich sind die mehreren Kontaktstellenöffnungen 170 in den Chipkontaktstellen 150 flacher als in vorherigen Ausführungsformen der Erfindung.
Da jedoch die dielektrische Schicht 135 viel dünner ist als der Abstand zwischen den Unterkontaktstellen 150, wird die dielektrische Schicht 135 zwischen den Kontaktstellen durch entweder ein Kontaktstellenoffenätzen auf Waferebene oder durch den Laserbohrprozess entfernt. Folglich ähnelt die endgültige Struktur in dieser Ausführungsform der in 4 dargestellte endgültigen Struktur.
Mit Bezug als nächstes auf 6C wird das leitfähige Füllmaterial 82 abgeschieden, wie in vorherigen Ausführungsformen beschrieben. Die anschließende Bearbeitung fährt fort, wie vorher in vorherigen Ausführungsformen beschrieben.
7, die 7A–7E aufweist, stellt eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
In dieser Ausführungsform wird die Verkleidung 15 während des Waferherstellungsprozesses abgeschieden. Nach der Vollendung der Metallisierungsebenen mit den Chipkontaktstellen 150 wird eine Verkleidung 15 über dem Wafer 100 abgeschieden. Dies wird vorteilhafterweise als Waferebenenprozess vor der Vereinzelung des Wafers 100 in individuelle Chips 50 durchgeführt. Folglich kann ein einzelner Prozess die Verkleidung 15 als Deckschicht über dem Wafer 100 abscheiden.
In weiteren Ausführungsformen kann eine optionale dicke Passivierungsschicht über der Kontaktstellenfläche auf einer Waferebene ausgebildet und geöffnet werden. Eine Imidschicht kann über der Passivierungsschicht ausgebildet werden und kann die Kontaktstellenfläche während des Montageprozesses bedecken. Die Imidschicht über der Kontaktstellenfläche kann während der Ausbildung der Öffnung der Chipverbindung entfernt werden. Solche alternativen Ausführungsformen werden in weiteren Ausführungsformen von 10–16 beschrieben.
Mit Bezug als nächstes auf 7B wird die Verkleidung 15 strukturiert, um mehrere Öffnungen 60 auszubilden. Die Verkleidung 15 kann in einer Ausführungsform unter Verwendung von herkömmlichen Lithographieprozessen strukturiert werden.
Mit Bezug auf 7C wird der Wafer 100 vereinzelt, um individuelle Halbleiterchips 50 auszubilden, die über dem Substrat 100 angeordnet werden, wie vorher mit Bezug auf 3 beschrieben.
Die anschließende Bearbeitung kann der mit Bezug auf 2 beschriebenen Bearbeitung folgen. Wie als nächstes in 7D dargestellt, wird folglich ein Kapselungsmaterial 20 über dem (oder den mehreren) Halbleiterchip(s) 50 aufgebracht und umschließt teilweise den Halbleiterchip 50. Mehrere Kontaktöffnungen 70 werden innerhalb des Kapselungsmaterials 20 ausgebildet.
Mit Bezug als nächstes auf 7E werden die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen mit einem leitfähigen Material gefüllt. Eine Metallverkleidung 81 kann innerhalb der mehreren Kontaktöffnungen 70 und der mehreren Durchgangskontaktlochöffnungen ausgebildet werden. Ein leitfähiges Füllmaterial 82 wird in die mehreren Kontaktöffnungen 70 und die mehreren Durchgangskontaktlochöffnungen gefüllt. Das leitfähige Füllmaterial 82 wird strukturiert, um Kontaktverbindungen 80 und Öffnungen durch das Substrat auszubilden.
8, die 8A–8D aufweist, stellt eine Halbleitervorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
Ähnlich zu der in 7 beschriebenen Ausführungsform und im Gegensatz zu denn Bezug auf 2 und 3 beschriebenen Ausführungsformen wird in dieser Ausführungsform die Verkleidung 15 während der Waferebenenbearbeitung ausgebildet.
Mit Bezug auf 8A wird im Gegensatz zur vorherigen Ausführungsform in dieser Ausführungsform die Verkleidung 15 in kleinere Segmente strukturiert. Mit anderen Worten, in dieser Ausführungsform und ähnlich zu der unter Verwendung von 3 beschriebenen Ausführungsform sind die mehreren Öffnungen 60 enger beabstandet als in den in 2 und 7 beschriebenen Ausführungsformen.
8B stellt die Halbleitervorrichtung nach dem Vereinzeln des Wafers 100 und Befestigen des vereinzelten Halbleiterchips 50 an einem Substrat 10 dar.
8C stellt die Halbleitervorrichtung nach dem Ausbilden des Kapselungsmaterials 20 und der mehreren Kontaktöffnungen 70 dar. Wie in 8C dargestellt, werden mehrere Kontaktöffnungen 70 im Kapselungsmaterial 20 ausgebildet. Im Gegensatz zu der in 2 und 7 beschriebenen vorherigen Ausführungsform wird die Verkleidung 15, die die mehreren Öffnungen 60 bildet, entfernt, während die mehreren Kontaktöffnungen 70 ausgebildet werden.
Wie als nächstes in 8D dargestellt, können die Kontaktverbindungen 80 direkt die Chipkontaktstellen 150 kontaktieren. Mit anderen Worten, im Gegensatz zu den vorherigen Ausführungsformen von 2 und 7 können die Kontaktverbindungen 80 den Halbleiterchip 50 direkt kontaktieren.
9, die 9A–9D aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar.
Ausführungsformen der vorliegenden Erfindung können in verschiedenen Ausführungsformen auf mehrere Chips angewendet werden. Folglich kann das Halbleitermodul 1 mehr als einen Halbleiterchip 50 aufweisen. Nur als Veranschaulichung sind nur zwei Halbleiterchips 50 in 9 gezeigt.
Mit Bezug auf 9A werden Halbleiterchips 50 über einem Substrat 10 angeordnet, das ein Leiterrahmen oder andere Rahmen sein kann. Die Halbleiterchips 50 können mehrere Chipkontaktstellen 150 auf einer Seite und Rückseitenkontakte 151 auf der anderen Seite aufweisen. Die Rückseitenkontakte 151 können mit dem Substrat 10 unter Verwendung einer leitfähigen Bondstelle gekoppelt werden, die in einer Ausführungsform eine Lötbondstelle sein kann. Das Substrat 10 kann mit einer ersten Seite der Halbleitervorrichtung unter Verwendung von Kontaktlöchern 85 durch das Kapselungsmaterial gekoppelt werden. Ferner können die mehreren Chipkontaktstellen 150 mit externen Kontaktstellen durch Kontaktverbindungen 80 gekoppelt werden.
9B stellt eine weitere alternative Ausführungsform dar, bei der die Halbleiterchips 50 über elektrisch getrennten Substraten 10, beispielsweise über einer ersten Chipinsel und einer zweiten Chipinsel eines Leiterrahmens, angeordnet sind.
9C stellt eine alternative Ausführungsform von 9A dar, bei der die Verkleidung 15 während der Waferebenenbearbeitung ausgebildet wird. Daher ist die Verkleidung 15 nicht über dem Substrat 10 angeordnet.
Ebenso stellt 9D eine alternative Ausführungsform von 9B dar, bei der die Verkleidung 15 während der Waferebenenbearbeitung ausgebildet wird. Daher ist die Verkleidung 15 nicht über dem Substrat 10 angeordnet.
10–16 stellen weitere Ausführungsformen der vorliegenden Erfindung dar und stellen nur die Halbleitervorrichtung nach der Vollendung der Waferebenenprozesse und nach der Vollendung des Montageprozesses dar. Der Kürze halber werden die Zwischenstufen nicht beschrieben, die den vorherigen Ausführungsformen folgen können.
10, die 10A–10E aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar, bei der die strukturierte dielektrische Verkleidung segmentierte Kontaktstellenkontakte bildet. 10A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 10B–10D stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 10E stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
In dieser Ausführungsform wird eine Polyimidschicht 210 über der strukturierten dielektrischen Verkleidung 15 ausgebildet. Die Polyimidschicht 210 kann in einigen Ausführungsformen ausgelassen werden, beispielsweise wie in 7 dargestellt.
Wie in der Draufsicht von 10B–10D dargestellt, kann die strukturierte dielektrische Verkleidung 15 als rechteckige Bereiche, kreisförmige Bereiche oder mehrere Linien ausgebildet werden.
10E stellt die Halbleitervorrichtung nach dem Ausbilden eines Kapselungsmaterials 20 und einer Chipverbindung 80 durch das Kapselungsmaterial 20 dar. Die Polyimidschicht 210 über der Kontaktstellenfläche kann während der Ausbildung der Öffnung für die Chipverbindung 80 entfernt werden. Beispielsweise kann ein Laserbohrprozess durch das Kapselungsmaterial 20 hindurch und in die Polyimidschicht 210 fortschreiten.
11, die 11A–11D aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar, bei der die strukturierte dielektrische Verkleidung während der Ausbildung der Öffnung für die Kontaktverbindung abgehoben wird. 11A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 11B–11C stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 11D stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
Ähnlich zu 3 oder 8 wird in dieser Ausführungsform die segmentierte oder strukturierte dielektrische Verkleidung 15 während der anschließenden Bearbeitung abgehoben. Die strukturierte dielektrische Verkleidung 15 wird beispielsweise während der Ausbildung der Öffnung für die Chipverbindung 80 entfernt.
Die in 11 dargestellte Ausführungsform umfasst die zusätzliche Polyimidschicht 210, die optional sein kann, beispielsweise wie in 3 oder 8 nicht dargestellt.
12, die 12A–12E aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar, bei der eine dielektrische Verkleidung mit zwei Schichten verwendet wird, um eine strukturierte dielektrische Verkleidung auszubilden. 12A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 12B–12D stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 12E stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
In dieser Ausführungsform kann die strukturierte dielektrische Verkleidung 15 eine erste Schicht 15A und eine zweite Schicht 15B umfassen. Die erste Schicht 15A kann von über der Chipkontaktstellenfläche entfernt werden und eine zweite Schicht 15B kann abgeschieden werden. Die zweite Schicht 15B wird dann strukturiert. Folglich bleiben die anderen Bereiche des Chips durch eine dicke Passivierungsschicht geschützt.
Wie in vorherigen Ausführungsformen beschrieben, kann die Polyimidschicht 210, obwohl in 12 dargestellt, optional sein und kann in anderen alternativen Ausführungsformen ausgelassen werden. Alternativ kann die Polyimidschicht 210 von über der Kontaktstellenfläche entfernt werden.
13, die 13A–13D umfasst, stellt eine Halbleitervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, bei der eine dielektrische Verkleidung mit zwei Schichten verwendet wird, um eine strukturierte dielektrische Verkleidung auszubilden. 13A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 13B–13C stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 13D stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
Obwohl diese Ausführungsform zur vorherigen Ausführungsform ähnlich ist und eine erste Schicht 15A und eine zweite Schicht 15B umfasst, wird in dieser Ausführungsform die zweite Schicht 15B während des Ätzens zum Ausbilden der Öffnung für die Chipverbindung vollständig abgehoben. Wie in vorherigen Ausführungsformen kann die Polyimidschicht 210 ausgelassen werden oder kann nur über der Kontaktstellenfläche entfernt werden.
14, die 14A–14E aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar, bei der jede Teilstruktur mit einer strukturierten Chipkontaktfläche mit einem darunterliegenden Kontaktloch gekoppelt ist. 14A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 14B–14D stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 14E stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
Diese Ausführungsform ist ähnlich zu der mit Bezug auf 4 beschriebenen Ausführungsform. Im Gegensatz zu 4 ist jedoch in dieser Ausführungsformjede strukturierte Chipkontaktstelle 150 mit einer darunterliegenden Metallleitung der obersten Metallebene durch eine Kontaktlochebene gekoppelt. Die Kontaktlöcher sind durch eine dielektrische Schicht zwischen dem Metall (IMD) getrennt. Im Gegensatz zur Ausführungsform von 4 wird folglich die Möglichkeit eines höheren Kontaktwiderstandes (z. B. aufgrund von Fehlausrichtungen) der Chipverbindung 80 gemildert.
Wie in 14A dargestellt, ist eine dielektrische Verkleidung 15 über der strukturierten Chipkontaktstelle 150 ausgebildet. Eine optionale Polyimidschicht 210 kann über der dielektrischen Verkleidung 15 ausgebildet sein. Alternativ kann die Polyimidschicht 210 nur von über der Kontaktstellenfläche entfernt werden. Wie als nächstes in 14E dargestellt, wird die Halbleitervorrichtung durch Einkapseln in einem Kapselungsmaterial 20 und Ausbilden einer Chipverbindung 80 gekapselt.
15, die 15A–15D aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar, bei der die strukturierte Chipkontaktstelle durch einen äußeren Rand gekoppelt ist. 15A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 15B–15C stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 15D stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
Im Gegensatz zur vorherigen Ausführungsform von 14 ist in dieser Ausführungsform jede der Teilstrukturen der Chipkontaktstelle 150 durch einen äußeren Abschnitt miteinander gekoppelt. Die Chipkontaktstellen 150 sind beispielsweise als mehrere Linien strukturiert, die durch einen anderen Abschnitt miteinander gekoppelt worden sein können (z. B. 15C). Wie in vorherigen Ausführungsformen kann die Polyimidschicht 210 ausgelassen werden oder kann nur über der Kontaktstellenfläche entfernt werden.
15D stellt den Halbleiterbaustein nach dem Ausbilden der Chipverbindung 80 durch das Kapselungsmaterial 20 hindurch dar.
16, die 16A–16D aufweist, stellt eine Halbleitervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, bei der die strukturierte Chipkontaktstelle durch einen äußeren Rand gekoppelt ist. 16A stellt eine Querschnittsansicht nach der Waferebenenbearbeitung dar, 16B–16C stellen die entsprechende Draufsicht der Chipkontaktstelle dar und 16D stellt die Querschnittsansicht des Halbleiterbausteins nach der Ausbildung der Kontaktverbindung dar.
Diese Ausführungsform ist ähnlich zu 15 und weist einen äußeren Randabschnitt, der die Teilstrukturen der strukturierten Chipkontaktstelle 150 koppelt, auf. Diese Ausführungsform weist jedoch auch eine zweilagige Verkleidung, wie vorher in 12 und 13 beschrieben, auf. Wie bei vorherigen Ausführungsformen kann die Polyimidschicht 210 ausgelassen werden oder kann nur über der Kontaktstellenfläche entfernt werden.
Obwohl diese Erfindung mit Bezug auf erläuternde Ausführungsformen beschrieben wurde, soll diese Beschreibung nicht in einer begrenzenden Hinsicht aufgefasst werden. Verschiedene Modifikationen und Kombinationen der erläuternden Ausführungsformen sowie andere Ausführungsformen der Erfindung sind für den Fachmann auf dem Gebiet bei der Bezugnahme auf die Beschreibung ersichtlich. Als Erläuterung können die in 1–16 beschriebenen Ausführungsformen in verschiedenen Ausführungsformen miteinander kombiniert werden. Daher ist beabsichtigt, dass die beigefügten Ansprüche beliebige derartige Modifikationen oder Ausführungsformen umfassen,
Obwohl die vorliegende Erfindung und ihre Vorteile im Einzelnen beschrieben wurden, sollte verständlich sein, dass verschiedene Änderungen, Substitutionen und Veränderungen hier durchgeführt werden können, ohne vom Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise ist für den Fachmann auf dem Gebiet leicht verständlich, dass viele der hier beschriebenen Merkmale, Funktionen, Prozesse und Materialien verändert werden können, während innerhalb des Schutzbereichs der vorliegenden Erfindung geblieben wird.
Überdies soll der Schutzbereich der vorliegenden Anmeldung nicht auf die speziellen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Stoffzusammensetzung, der Mittel, Verfahren und Schritte, die in der Patentbeschreibung beschrieben sind, begrenzt sein. Wie ein üblicher Fachmann auf dem Gebiet leicht aus der Offenbarung der vorliegenden Erfindung erkennt, können Prozesse, Maschinen, die Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte, die derzeit existieren oder später entwickelt werden sollen, die im Wesentlichen dieselbe Funktion durchführen oder im Wesentlichen dasselbe Ergebnis erreichen wie die hier beschriebenen entsprechenden Ausführungsformen, gemäß der vorliegenden Erfindung verwendet werden. Folglich sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, eine solche Herstellung, solche Stoffzusammensetzungen, Mittel, Verfahren oder Schritte aufweisen.

Claims

Halbleitervorrichtung, die Folgendes aufweist: einen ersten Halbleiterchip (50) mit einer ersten Seite und einer entgegengesetzten zweiten Seite; eine erste Chipkontaktstelle (150), die auf der ersten Seite des ersten Halbleiterchips (50) angeordnet ist; eine dielektrische Verkleidung (20), die über dem ersten Halbleiterchip (50) angeordnet ist, wobei die dielektrische Verkleidung (20) mehrere erste Öffnungen (80) über der ersten Chipkontaktstelle (150) aufweist; und eine erste Verbindung, die den ersten Halbleiterchip (50) durch die mehreren ersten Öffnungen (80) hindurch an der ersten Chipkontaktstelle (150) kontaktiert.
Vorrichtung nach Anspruch 1, die ferner ein Kapselungsmaterial aufweist, das um den ersten Halbleiterchip (50) angeordnet ist, wobei die erste Verbindung in Kapselungsmaterial angeordnet ist.
Vorrichtung nach Anspruch 2, die ferner eine leitfähige Platte aufweist, wobei der erste Halbleiterchip (50) über der leitfähigen Platte angeordnet ist, wobei die dielektrische Verkleidung (20) über der leitfähigen Platte angeordnet ist, und wobei das Kapselungsmaterial über der dielektrischen Verkleidung (20) angeordnet ist.
Vorrichtung nach Anspruch 2, die ferner eine leitfähige Platte aufweist, wobei der erste Halbleiterchip (50) über der leitfähigen Platte angeordnet ist, wobei das Kapselungsmaterial über der leitfähigen Platte angeordnet ist.
Vorrichtung nach einem der Ansprüche 1 bis 4, die ferner Folgendes aufweist: eine zweite Chipkontaktstelle (92), die auf der ersten Seite des ersten Halbleiterchips (50) angeordnet ist; mehrere zweite Öffnungen, die in der dielektrischen Verkleidung (20) über der zweiten Chipkontaktstelle angeordnet sind; und eine zweite Verbindung, die den ersten Halbleiterchip (50) durch die mehreren zweiten Öffnungen an der zweiten Chipkontaktstelle kontaktiert.
Vorrichtung nach einem der Ansprüche 1 bis 5, die ferner Folgendes aufweist: einen zweiten Halbleiterchip, wobei der zweite Halbleiterchip eine erste Seite und eine entgegengesetzte zweite Seite aufweist; eine zweite Chipkontaktstelle (91), die auf der ersten Seite des zweiten Halbleiterchips angeordnet ist, wobei die dielektrische Verkleidung (20) über dem zweiten Chip angeordnet ist, und wobei die dielektrische Verkleidung (20) mehrere zweite Öffnungen über der zweiten Chipkontaktstelle aufweist; und eine zweite Verbindung, die den zweiten Halbleiterchip durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle kontaktiert; wobei die Vorrichtung vorzugsweise ferner eine leitfähige Platte aufweist, wobei der erste Halbleiterchip (50) und der zweite Halbleiterchip über der leitfähigen Platte angeordnet sind.
Halbleitervorrichtung, die Folgendes aufweist: einen ersten Halbleiterchip (50) mit einer ersten Seite und einer entgegengesetzten zweiten Seite; eine erste Chipkontaktstelle (150), die auf der ersten Seite des ersten Halbleiterchips (50) angeordnet ist, wobei die erste Chipkontaktstelle (150) mehrere erste Öffnungen (80) aufweist; und eine erste Verbindung, die den ersten Halbleiterchip (50) durch die mehreren ersten Öffnungen (80) hindurch an der ersten Chipkontaktstelle (150) kontaktiert.
Vorrichtung nach Anspruch 7, die ferner ein Kapselungsmaterial aufweist, das um den ersten Halbleiterchip (50) angeordnet ist, wobei die erste Verbindung im Kapselungsmaterial angeordnet ist.
Vorrichtung nach Anspruch 7 oder 8, die ferner eine leitfähige Platte aufweist, wobei der erste Halbleiterchip (50) über der leitfähigen Platte angeordnet ist, wobei das Kapselungsmaterial über der leitfähigen Platte angeordnet ist.
Vorrichtung nach einem der Ansprüche 7 bis 9, die ferner Folgendes aufweist: eine zweite Chipkontaktstelle (91), die auf der ersten Seite des ersten Halbleiterchips (50) angeordnet ist; mehrere zweite Öffnungen, die in der zweiten Chipkontaktstelle angeordnet sind; und eine zweite Verbindung, die den ersten Halbleiterchip (50) durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle (91) kontaktiert.
Vorrichtung nach einem der Ansprüche 7 bis 10, die ferner Folgendes aufweist: einen zweiten Halbleiterchip mit einer ersten Seite und einer entgegengesetzten zweiten Seite; eine zweite Chipkontaktstelle (91), die auf der ersten Seite des zweiten Halbleiterchips angeordnet ist, wobei die zweite Chipkontaktstelle mehrere zweite Öffnungen aufweist; und eine zweite Verbindung, die den zweiten Halbleiterchip durch die mehreren zweiten Öffnungen hindurch an der zweiten Chipkontaktstelle kontaktiert; wobei die Vorrichtung vorzugsweise ferner eine leitfähige Platte aufweist, wobei der erste Halbleiterchip (50) und der zweite Halbleiterchip über der leitfähigen Platte angeordnet sind.
Vorrichtung nach einem der Ansprüche 7 bis 11, die ferner Abstandhalter aufweist, die um Seitenwände der mehreren ersten Öffnungen (80) der ersten Chipkontaktstelle (150) angeordnet sind.
Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: Bereitstellen eines ersten Halbleiterchips (50) mit einer ersten Seite und einer entgegengesetzten zweiten Seite; Befestigen der zweiten Seite des ersten Halbleiterchips (50) an einer leitfähigen Platte, wobei der erste Halbleiterchip (50) eine erste Chipkontaktstelle (150) auf der ersten Seite aufweist; Ausbilden einer dielektrischen Verkleidung (20) über dem ersten Halbleiterchip (50); Strukturieren eines Teils der dielektrischen Verkleidung (20) über der ersten Chipkontaktstelle (150); Ausbilden eines Kapselungsmaterials über dem ersten Halbleiterchip (50); und Ausbilden einer Verbindung durch das Kapselungsmaterial und den strukturierten; Teil der dielektrischen Verkleidung (20) hindurch zur ersten Chipkontaktstelle (150).
Verfahren nach Anspruch 13, wobei das Ausbilden der Verbindung das Befestigen eines Drahts aufweist.
Verfahren nach Anspruch 13, wobei das Ausbilden der Verbindung Folgendes aufweist: Ausbilden einer Verbindungsöffnung (80) im Kapselungsmaterial (20), um den strukturierten Teil der dielektrischen Verkleidung (20) freizulegen; und Füllen der Verbindungsöffnung mit einem leitfähigen Material; wobei vorzugsweise das Ausbilden der Verbindungsöffnung das Entfernen des freigelegten strukturierten Teils der dielektrischen Verkleidung (20) nach dem Ausbilden der Verbindungsöffnung (80) aufweist; und/oder wobei vorzugsweise das Ausbilden der Verbindungsöffnung (80) die Verwendung eines Prozesses mit gepulstem Laser aufweist.
Verfahren nach einem der Ansprüche 13 bis 15, wobei das Befestigen der zweiten Seite des ersten Halbleiterchips (50) an der leitfähigen Platte die Verwendung eines Lötprozesses oder eines Haftklebstoffs aufweist.
Verfahren nach einem der Ansprüche 13 bis 16, wobei die leitfähige Platte eine Chipinsel eines Leiterrahmens ist.
Verfahren nach einem der Ansprüche 13 bis 17, wobei das Ausbilden der dielektrischen Verkleidung (20) über dem ersten Halbleiterchip (50) und das Strukturieren des Teils der dielektrischen Verkleidung (20) über der ersten Chipkontaktstelle (150) Folgendes aufweisen: Ausbilden einer ersten Schicht über dem ersten Halbleiterchip (50); Strukturieren der ersten Schicht, um die erste Chipkontaktstelle (150) freizulegen; Abscheiden einer zweiten Schicht über der ersten Schicht und der freigelegten ersten Chipkontaktstelle (150); und Strukturieren der zweiten Schicht, um Teile der ersten Chipkontaktstelle (150) freizulegen.
Verfahren nach einem der Ansprüche 13 bis 18, das ferner das Ausbilden einer Imidschicht über der zweiten Schicht vor dem Ausbilden des Kapselungsmaterials aufweist.
Verfahren nach einen der Ansprüche 13 bis 19, das ferner das Ausbilden einer Imidschicht vor dem Ausbilden des Kapselungsmaterials aufweist.
Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: Bereitstellen eines ersten Halbleiterchips (50) mit einer ersten Seite und einer entgegengesetzten zweiten Seite; Befestigen der zweiten Seite des ersten Halbleiterchips (50) an einer leitfähigen Platte, wobei der erste Halbleiterchip (50) eine erste Chipkontaktstelle (150) auf der ersten Seite aufweist; Strukturieren eines Teils der ersten Chipkontaktstelle (150), um Öffnungen (80) in der ersten Chipkontaktstelle (150) auszubilden; Ausbilden eines Kapselungsmaterials über dem ersten Halbleiterchip (50); und Ausbilden einer Verbindung durch das Kapselungsmaterial und die Öffnungen (80) der ersten Chipkontaktstelle (150).
Verfahren nach Anspruch 21, wobei das Ausbilden der Verbindung Folgendes aufweist: Ausbilden einer Verbindungsöffnung (80) im Kapselungsmaterial (20); und Füllen der Verbindungsöffnung (80) mit einem leitfähigen Material.
Verfahren nach Anspruch 21 oder 22, wobei das Ausbilden der Verbindung das Befestigen eines Drahts aufweist.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das Ausbilden der Verbindungsöffnung (80) die Verwendung eines Prozesses mit gepulstem Laser aufweist.
Verfahren nach einem der Ansprüche 21 bis 24, wobei das Befestigen der zweiten Seite des ersten Halbleiterchips (50) an der leitfähigen Platte die Verwendung eines Lötprozesses oder eines Haftklebstoffs aufweist.
Verfahren nach einem der Ansprüche 21 bis 25, wobei die leitfähige Platte eine Chipinsel eines Leiterrahmens ist.
Verfahren nach einem der Ansprüche 21 bis 26, das ferner das Ausbilden einer Imidschicht vor dem Ausbilden des Kapselungsmaterials aufweist.