DE102010036978B4 - Bauelement mit einer ringförmigen Metallstruktur und Verfahren - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 178
- 239000002184 metal Substances 0.000 title claims abstract description 178
- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 215
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 52
- 238000007789 sealing Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005538 encapsulation Methods 0.000 abstract description 10
- 229910000679 solder Inorganic materials 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 229910001092 metal group alloy Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000002390 adhesive tape Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229920001187 thermosetting polymer Polymers 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000012778 molding material Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 239000012777 electrically insulating material Substances 0.000 description 4
- 239000002923 metal particle Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000002861 polymer material Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000002318 adhesion promoter Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- VLLVVZDKBSYMCG-UHFFFAOYSA-N 1,3,5-trichloro-2-(2-chlorophenyl)benzene Chemical compound ClC1=CC(Cl)=CC(Cl)=C1C1=CC=CC=C1Cl VLLVVZDKBSYMCG-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000011188 CEM-1 Substances 0.000 description 1
- 239000011189 CEM-2 Substances 0.000 description 1
- 239000011190 CEM-3 Substances 0.000 description 1
- 239000011191 CEM-4 Substances 0.000 description 1
- 239000011192 CEM-5 Substances 0.000 description 1
- 101100257127 Caenorhabditis elegans sma-2 gene Proteins 0.000 description 1
- 101100257133 Caenorhabditis elegans sma-3 gene Proteins 0.000 description 1
- 101100257134 Caenorhabditis elegans sma-4 gene Proteins 0.000 description 1
- 229920000049 Carbon (fiber) Polymers 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910007637 SnAg Inorganic materials 0.000 description 1
- 229910008433 SnCU Inorganic materials 0.000 description 1
- 229910007116 SnPb Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000004917 carbon fiber Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000012764 mineral filler Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- HBVFXTAPOLSOPB-UHFFFAOYSA-N nickel vanadium Chemical compound [V].[Ni] HBVFXTAPOLSOPB-UHFFFAOYSA-N 0.000 description 1
- 239000012766 organic filler Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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Abstract
Bauelement (100), umfassend: einen Halbleiterchip (10), der ein Halbleitersubstrat (21) und eine ringförmige Metallstruktur (11) umfasst, die sich entlang einer Außenlinie (12) einer ersten Hauptoberfläche (13) des Halbleiterchips (10) erstreckt, wobei die ringförmige Metallstruktur (11) mehrere übereinander angeordnete und durch Vias miteinander gekoppelte Metallschichten umfasst, wobei die unterste Metallschicht über ein Via an das Halbleitersubstrat (21) gekoppelt ist, einen Kapselungskörper (14), der den Halbleiterchip (10) kapselt und eine zweite Hauptoberfläche (15) definiert, und ein Array von externen Kontaktpads (16), die an der zweiten Hauptoberfläche (15) des Kapselungskörpers (14) befestigt sind, wobei mindestens ein externes Kontaktpad (16) des Arrays von externen Kontaktpads (16) über eine oberhalb des Halbleiterchips (10) angeordnete Metallschicht (18) elektrisch an die oberste Metallschicht der ringförmigen Metallstruktur (11) gekoppelt ist.
Description
- Die Erfindung betrifft ein Bauelement mit einem Halbleiterchip mit einer ringförmigen Metallstruktur und einem an die ringförmige Metallstruktur gekoppelten externen Kontaktpad. Die Erfindung betrifft weiterhin ein Verfahren zum Herstellen eines derartigen Bauelements.
- Elektronikbauelemente mit Halbleiterchips konzentrieren die Wärme auf einen sehr kleinen Raum. Um die Zuverlässigkeit der Bauelemente sicherzustellen, sollte die Wärmeansammlung in dem Inneren der Bauelemente reduziert werden. Deshalb wird nach Wegen gesucht, um den Wärmetransfer von den Bauelementen weg zu verbessern, um akzeptable Betriebsbedingungen aufrecht zu halten.
- Die Druckschrift
US 2009/0 146 297 A1 - Die Druckschrift
US 2009/0 008 793 A1 - Die Druckschrift
US 7 253 487 B2 offenbart eine ringförmige Metallstruktur mit mehreren übereinander angeordneten Schichten. Die Metallstruktur ist von einer Passivierungsschicht bedeckt. - Die Druckschrift
US 2007/0 064 398 A1 - Die Druckschrift
US 6 495 917 B1 offenbart einen Halbleiterchip mit einer Vielzahl von Schichten einer elektrischen Verschaltung. - Der Erfindung liegt die Aufgabe zugrunde, ein Bauelement mit einem Halbleiterchip zu schaffen, das ein gute Wärmeabfuhr ermöglicht. Ferner soll ein Verfahren zur Herstellung des Bauelements angegeben werden.
- Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
- Gemäß einem ersten Aspekt umfasst ein Bauelement einen Halbleiterchip, der ein Halbleitersubstrat und eine ringförmige Metallstruktur umfasst, die sich entlang einer Außenlinie einer ersten Hauptoberfläche des Halbleiterchips erstreckt, wobei die ringförmige Metallstruktur mehrere übereinander angeordnete und durch Vias miteinander gekoppelte Metallschichten umfasst, wobei die unterste Metallschicht über ein Via an das Halbleitersubstrat gekoppelt ist. Das Bauelement umfasst ferner einen Kapselungskörper, der den Halbleiterchip kapselt und eine zweite Hauptoberfläche definiert, und ein Array von externen Kontaktpads, die an der zweiten Hauptoberfläche des Kapselungskörpers befestigt sind, wobei mindestens ein externes Kontaktpad des Arrays von externen Kontaktpads über eine oberhalb des Halbleiterchips angeordnete Metallschicht elektrisch an die oberste Metallschicht der ringförmigen Metallstruktur gekoppelt ist.
- Gemäß einem zweiten Aspekt umfasst ein Verfahren die folgenden Schritte: Bereitstellen eines ersten Halbleiterchips und eines zweiten Halbleiterchips, wobei der erste Halbleiterchip ein Halbleitersubstrat und eine ringförmige Metallstruktur umfasst, die sich entlang einer Außenlinie einer ersten Hauptoberfläche des ersten Halbleiterchips erstreckt, wobei die ringförmige Metallstruktur mehrere übereinander angeordnete und durch Vias miteinander gekoppelte Metallschichten umfasst, wobei die unterste Metallschicht über ein Via an das Halbleitersubstrat gekoppelt ist; Bedecken des ersten und zweiten Halbleiterchips mit einem Kapselungsmaterial; Abscheiden einer Metallschicht über dem ersten Halbleiterchip und dem Kapselungsmaterial; Platzieren mehrerer externer Kontaktpads über dem Kapselungsmaterial, wobei die Metallschicht mindestens ein externes Kontaktpad der mehreren externen Kontaktpads elektrisch mit der obersten Metallschicht der ringförmigen Metallstruktur des ersten Halbleiterchips koppelt; Trennen des ersten Halbleiterchips von dem zweiten Halbleiterchip durch teilweises Entfernen des Kapselungsmaterials.
- Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausfuhrliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
- Die
1A und1B zeigen schematisch eine Querschnittsansicht und eine Draufsicht auf eine Ausführungsform eines Bauelements mit einem Halbleiterchip mit einer ringförmigen Metallstruktur, einem Kapselungskörper und einem Array von externen Kontaktpads. -
2A bis2E zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zum Herstellen eines Bauelements mit einem Halbleiterchip mit einer ringförmigen Metallstruktur, einem Kapselungskörper und einem Array von externen Kontaktpads. -
3A bis3P zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Bauelements mit einem Halbleiterchip, der in ein Kapselungsmaterial eingebettet ist, einer Metallisierungsschicht und auf externe Kontaktpads abgeschiedenen Lotkugeln. -
4 zeigt schematisch eine Draufsicht auf eine Ausführungsform eines Bauelements mit einem Halbleiterchip mit einer Millimeterwellenschaltung und mehreren Lotkugeln. -
5 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Systems mit einer Leiterplatte und einem auf der Leiterplatte montierten Bauelement. -
6 zeigt schematisch ein Warmetransfermodell. -
7 zeigt schematisch ein weiteres Wärmetransfermodell. - In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein konnen, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden konnen, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
- Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
- Die Ausdrücke ”gekoppelt” und/oder ”elektrisch gekoppelt” sollen, wie sie in dieser Spezifikation verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischenliegende Elemente können zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
- Bauelemente, die Halbleiterchips enthalten, sind unten beschrieben. Die Halbleiterchips können von unterschiedlichen Arten sein, können über verschiedene Technologien hergestellt sein und konnen beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Elemente enthalten. Die integrierten Schaltungen konnen beispielsweise als integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente ausgelegt sein. Weiterhin können die Halbleiterchips Hochfrequenzschaltungen und bei einer Ausführungsform integrierte Millimeterwellenschaltungen enthalten, die bei Mikrowellenfrequenzen im Bereich von 1 bis 300 GHz arbeiten. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein, beispielsweise Si, SiC, SiGe, GaAs, und konnen weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle.
- Die Halbleiterchips können Kontaktpads (oder Elektroden) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen gestatten. Eine oder mehrere Metallschichten können auf den Kontaktpads der Halbleiterchips aufgebracht sein. Die Metallschichten konnen mit einer beliebigen gewünschten geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt sein. Die Metallschichten konnen beispielsweise in der Form einer einen Bereich bedeckenden Schicht vorliegen. Jedes gewünschte Metall oder jede gewünschte Metalllegierung, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium, kann als das Material verwendet werden. Die Metallschichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind moglich. Die Kontaktpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
- Jeder Halbleiterchip kann eine ringförmige Metallstruktur enthalten, die sich entlang der Kontur (oder Außenlinie oder Umrisslinie oder Begrenzungslinie oder Randlinie oder Rand oder Kante) der aktiven Hauptoberfläche des Halbleiterchips erstreckt. Die ringformige Metallstruktur kann kontinuierlich sein und kann sich entlang der ganzen Kontur der aktiven Hauptoberfläche erstrecken. Die ringförmige Metallstruktur kann auch diskontinuierlich sein und kann einen oder mehrere Spalte (Unterbrechungen) enthalten. Die ringförmige Metallstruktur kann hergestellt werden, wenn der Halbleiterchip sich immer noch im Wafer-Verbund befindet, das heißt bevor der Wafer zerlegt wird, um die individuellen Halbleiterchips herzustellen. Der Halbleiterchip enthält ein Halbleitersubstrat, beispielsweise ein Silizium- oder Galliumarsenidsubstrat, und eine Anzahl von über dem Halbleitersubstrat gestapelten Metallschichten. In dem Bereich der ringförmigen Metallstruktur können Vias benachbarte Metallschichten so verbinden, dass die obere Metallschicht der ringförmigen Metallstruktur an das Halbleitersubstrat gekoppelt ist.
- Die unten beschriebenen Bauelemente enthalten externe Kontaktpads (oder externe Kontaktelemente oder externe Kontaktflächen), die von beliebiger Form und Größe sein können. Die externen Kontaktpads konnen von außerhalb des Bauelements zugängig sein (oder Lotabscheidungen können auf den externen Kontaktpads platziert sein) und konnen dadurch das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb des Bauelements gestatten. Weiterhin konnen die externen Kontaktpads thermisch leitend sein und können als Kühlkörper zum Ableiten der von den Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktpads konnen aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Aluminium, Nickel oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Lotmaterial wie etwa Lotkugeln oder Lothöcker können auf den externen Kontaktpads abgeschieden werden.
- Zwei oder mehr Metallschichten konnen über dem Halbleiterchip platziert werden. Die Metallschichten konnen beispielsweise zum Herstellen einer Umverdrahtungsschicht verwendet werden. Die Metallschichten konnen als Verdrahtungsschichten eingesetzt werden, um einen elektrischen Kontakt mit den Halbleiterchips von außerhalb des Bauelements herzustellen und/oder um einen elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in dem Bauelement enthalten sind, herzustellen. Die Metallschichten können die Kontaktpads der Halbleiterchips mit den externen Kontaktpads koppeln. Die Metallschichten können auch andere Funktionen haben, beispielsweise können sie als Masse oder elektrisch abschirmende Schichten verwendet werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt sein. Beispielsweise können die Metallschichten strukturiert sein und können die Gestalt von Leitern (oder Leiterbahnen) aufweisen, doch sie können auch in der Form einer einen Bereich bedeckenden Schicht vorliegen. Jedes gewünschte Metall, beispielsweise Aluminium, Nickel, Palladium, Titan, Titan-Wolfram, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen konnen als das Material verwendet werden. Die Metallschichten brauchen nicht homogen oder aus nur einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich. Weiterhin konnen die Metallschichten über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
- Die Halbleiterchips oder mindestens Teile der Halbleiterchips konnen mit einem Kapselungsmaterial bedeckt sein. Das Kapselungsmaterial kann elektrisch isolierend sein und kann ein beliebiges angemessenes duroplastisches, thermoplastisches oder wärmehärtendes Material oder Laminat (Prepreg) sein und kann Füllmaterialien enthalten. Es konnen verschiedene Techniken eingesetzt werden, um die Halbleiterchips mit dem elektrisch isolierenden Material zu bedecken, beispielsweise Formpressen, Spritzgießen, Pulversintern, Flüssiggießen oder Laminierung.
- Das Kapselungsmaterial kann dazu verwendet werden, Packages vom Fan-Out-Typ herzustellen. Bei einem Package vom Fan-Out-Typ befinden sich mindestens einige der externen Kontaktpads und/oder Metallschichten, die den Halbleiterchip mit den externen Kontaktpads verbinden, seitlich außerhalb des Umrisses des Halbleiterchips oder schneiden mindestens den Umriss des Halbleiterchips. Somit wird bei Packages vom Fan-Out-Typ ein peripher äußerer Teil des Package des Halbleiterchips in der Regel (zusätzlich) dazu verwendet, das Package elektrisch mit externen Anwendungen wie etwa Anwendungsplatinen usw. zu verbinden. Dieser äußere Teil des Package, der den Halbleiterchip umgibt, vergrößert effektiv den Kontaktbereich des Package in Relation zu der Bodenfläche des Halbleiterchips, was dadurch zu gelockerten Einschränkungen angesichts der Package-Padgröße und der Teilung bezüglich späterer Bearbeitung führt, zum Beispiel der Montage auf der zweiten Ebene.
- Die
1A und1B zeigen schematisch ein Bauelement100 in Querschnitts- und Draufsicht.1A zeigt den Querschnitt durch das Bauelement100 entlang einer Linie A-A', die in1B gezeigt ist. Das Bauelement100 enthält einen Halbleiterchip10 , der eine ringförmige Metallstruktur11 aufweist, die sich entlang der Kontur12 (oder Außenlinie oder Umrisslinie oder Begrenzungslinie oder Randlinie oder Rand oder Kante) einer ersten Hauptoberfläche13 des Halbleiterchips10 erstreckt. Ein Kapselungskörper14 kapselt den Halbleiterchip10 und definiert eine zweite Hauptoberfläche15 . Ein Array von externen Kontaktpads16 ist an der zweiten Hauptoberfläche15 des Kapselungskörpers14 angebracht. Mindestens ein externes Kontaktpad16 des Arrays von externen Kontaktpads16 ist elektrisch an die ringförmige Metallstruktur11 des Halbleiterchips10 gekoppelt. - Die
2A bis2E zeigen schematisch ein Verfahren für die Produktion eines Bauelements200 . Ein Querschnitt durch das durch das Verfahren erhaltene Bauelement200 ist in2E gezeigt. Ein erster Halbleiterchip10 und ein zweiter Halbleiterchip17 werden bereitgestellt (siehe2A ). Beide Halbleiterchips10 und17 enthalten eine ringformige Metallstruktur11 , die sich entlang der Kontur12 einer ersten Hauptoberfläche13 des jeweiligen Halbleiterchips10 und17 erstreckt. Die Halbleiterchips10 und17 sind mit einem Kapselungsmaterial14 bedeckt, wodurch ein Kapselungskörper entsteht (siehe2B ). Eine Metallschicht18 ist über dem ersten Halbleiterchip10 und dem Kapselungsmaterial14 abgeschieden (siehe2C ). Mehrere externe Kontaktpads16 sind über dem Kapselungsmaterial14 platziert (siehe2D ). Die Metallschicht18 koppelt elektrisch mindestens ein externes Kontaktpad16 der mehreren externen Kontaktpads16 mit der ringförmigen Metallstruktur11 des ersten Halbleiterchips10 . Der erste Halbleiterchip10 wird von dem zweiten Halbleiterchip17 getrennt, indem das Kapselungsmaterial14 teilweise entfernt wird. - Die
3A bis3P zeigen schematisch ein Verfahren für die Produktion eines Bauelements300 , von dem eine Querschnittsansicht und eine Draufsicht in3O bzw.3P dargestellt sind. Das Bauelement300 ist eine Implementierung der Bauelemente100 und200 . Die Einzelheiten des Bauelements300 , die unten beschrieben sind, konnen deshalb gleichermaßen auf die Bauelemente100 und200 angewendet werden. Weiterhin ist das in3A bis3P dargestellte Verfahren eine Implementierung des in2A bis2E gezeigten Verfahrens. Die Einzelheiten des Produktionsverfahrens, die unten beschrieben sind, können deshalb gleichermaßen auf das Verfahren der2A bis2E angewendet werden. - Zuerst werden mehrere Halbleiterchips
10 bereitgestellt. Einer dieser Halbleiterchips10 ist beispielhaft auf der linken Seite von3A in Querschnitts- und Draufsicht dargestellt. Ein Abschnitt des Querschnitts des Halbleiterchips10 , durch gestrichelte Linien angezeigt, ist auf der rechten Seite von3A vergrößert dargestellt. - Der in
3A gezeigte Halbleiterchip10 weist eine erste Hauptoberfläche13 auf, auf der sich mehrere Kontaktpads20 befinden können. Auf die in den Halbleiterchip10 eingebetteten integrierten Schaltungen kann über die Kontaktpads20 zugegriffen werden. Die Kontaktpads20 können aus einem Metall, beispielsweise Gold, Aluminium oder Kupfer, hergestellt sein. Weiterhin weist der Halbleiterchip10 eine ringformige Metallstruktur11 auf, die sich entlang der Kontur12 der Hauptoberfläche13 des Halbleiterchips10 erstreckt. Die Kontur der Hauptoberfläche13 kann durch die Kanten zwischen der Hauptoberfläche13 und den Seitenoberflächen des Halbleiterchips10 definiert sein. Bei dem Beispiel von3A weist die Kontur12 der Hauptoberfläche13 eine Länge von 2a + 2b auf. Die ringförmige Metallstruktur11 kann kontinuierlich sein und kann sich entlang der ganzen Kontur12 der Hauptoberfläche13 erstrecken. Die ringförmige Metallstruktur11 kann auch diskontinuierlich sein und kann einen oder mehrere Spalte enthalten. Bei dem Beispiel von3A weist die ringförmige Metallstruktur11 einen Spalt19 auf. Beispielsweise kann sich die ringförmige Metallstruktur11 entlang mehr als 50% oder 60% oder 70% oder 80% oder 90% der Kontur12 erstrecken. - Der Abstand d1 zwischen der ringförmigen Metallstruktur
11 und der benachbarten Kante des Halbleiterchips10 kann im Bereich von 1 bis 200 μm und kann bei einer Ausführungsform kleiner als 150 μm sein. Die seitliche Breite d2 der ringförmigen Metallstruktur11 kann im Bereich von 10 bis 300 μm liegen und kann bei einer Ausführungsform kleiner als 100 μm sein. Der Abstand d3 der ringformigen Metallstruktur11 , die in den Chipkörper reicht, kann mehr als 0,5 μm und bei einer Ausfuhrungsform mehr als 5 μm oder sogar mehr als 10 μm betragen. Es kann vorgesehen sein, dass die ringförmige Metallstruktur11 einige oder alle der Kontaktpads20 umgibt. - Die innere Struktur der ringförmigen Metallstruktur
11 ist auf der rechten Seite von3A dargestellt. Die ringförmige Metallstruktur11 kann hergestellt werden, wenn sich der Halbleiterchip10 immer noch im Wafer-Verbund befindet, das heißt, bevor der Wafer zerlegt wird, um die individuellen Halbleiterchips herzustellen. Der Halbleiterchip10 enthält ein Halbleitersubstrat21 , beispielsweise ein Silizium- oder Galliumarsenidsubstrat, und eine Anzahl von über dem Halbleitersubstrat21 gestapelten Metallschichten22 . Zwischen benachbarten Metallschichten22 sind Dielektrikumsschichten23 , beispielsweise Siliziumnitrid- oder Siliziumoxidschichten, angeordnet. In dem Bereich der ringförmigen Metallstruktur11 können Vias24 benachbarte Metallschichten22 verbinden, so dass die obere Metallschicht22 der ringförmigen Metallstruktur11 an das Halbleitersubstrat21 gekoppelt ist. Die Metallschichten22 und die Vias24 können aus einem Metall oder einer Metalllegierung hergestellt sein, beispielsweise Kupfer, Aluminium oder Gold. Die obere Metallschicht23 ist möglicherweise nicht mit dem dielektrischen Material23 bedeckt, wodurch eine exponierte Oberflache25 der ringformigen Metallstruktur11 entsteht. Abgesehen von dem Ausbilden der ringformigen Metallstruktur11 können die Metallschichten22 dazu verwendet werden, die in das Halbleitersubstrat21 integrierten elektrischen Komponenten elektrisch zusammenzuschalten. - Der Halbleiterchip
10 kann weiterhin einen Dichtring (oder Abschlussring)26 (englisch: seal ring) enthalten, der üblicherweise alle Komponenten des Halbleiterchips10 einschließt. Somit schließt der Dichtring26 auch die ringformige Metallstruktur11 ein (umgibt sie). Die innere Struktur des Dichtrings26 kann der Struktur der auf der rechten Seite von3A dargestellten ringförmigen Metallstruktur11 ähnlich sein, doch weist der Dichtring26 möglicherweise keine exponierte obere Oberfläche auf. Der Dichtring26 kann zwischen der ringförmigen Metallstruktur11 und den Seitenoberflächen des Halbleiterchips10 angeordnet sein. Die Funktion des Dichtrings26 kann darin bestehen, die integrierten Schaltungen eines Halbleiter-Wafer zu schützen, wenn der Halbleiter-Wafer in getrennte Halbleiterchips unterteilt wird. Vor dem Unterteilen des Halbleiter-Wafer wird eine Ritzlinie zwischen zwei beliebigen benachbarten Halbleiterchips ausgebildet, um das Zerlegen des Halbleiter-Wafer zu erleichtern. Die während des Ritzens und Zerlegens erzeugte Belastung kann eine Beschadigung der integrierten Schaltung hervorrufen. Deshalb ist normalerweise ein Dichtring zwischen den Halbleiterchips und der Ritzlinie ausgebildet, um zu verhindern, dass die integrierten Schaltungen während des Prozesses des Ritzens und Zerlegens beschädigt werden. - Der Halbleiterchip
10 kann eine integrierte Schaltung für die Übertragung und/oder den Empfang von Funksignalen enthalten. Der Halbleiterchip10 kann beispielsweise eine integrierte Millimeterwellenschaltung (MMIC – Millimeter Wave Integrated Circuit) sein, die einen Signalgenerator enthalt, der Signale mit Frequenzen im Bereich von 1 bis 300 GHz und somit mit Wellenlängen im Millimeterbereich erzeugt. Eine MMIC kann fur die Radarverfolgung im Kraftfahrzeugbereich verwendet werden, beispielsweise Adaptive-Cruise-Control-Systeme (ACC). - Zur Herstellung des Bauelements
300 wird ein Träger30 bereitgestellt, wie in3B gezeigt. Der Träger30 kann eine Platte sein, die aus einem starren Material, beispielsweise einem Metall wie etwa Nickel, Stahl oder rostfreiem Stahl, einem Laminat, Film oder Materialstapel hergestellt ist. Der Träger30 kann mindestens eine flache Oberfläche aufweisen, auf der Komponenten des Bauelements300 platziert werden können. Die Gestalt des Trägers30 ist nicht auf irgendeine geometrische Gestalt beschränkt, beispielsweise kann der Trager30 rund oder quadratisch sein. Der Trager30 kann eine beliebige entsprechende Größe aufweisen. - Ein Klebeband
31 , beispielsweise ein doppelseitiges Klebeband, kann auf eine Oberfläche des Trägers30 laminiert werden, wie in3C gezeigt. Die Oberfläche des Trägers30 , auf die das Klebeband31 laminiert ist, ist die Oberflache, wo die Komponenten des Bauelements300 später platziert werden. - Wie in
3D dargestellt, werden die Halbleiterchips10 und17 sowie möglicherweise weitere Halbleiterchips über dem Träger30 platziert (in3D sind nur die Halbleiterchips10 und17 gezeigt). Die Halbleiterchips10 und17 konnen über dem Trager30 so angeordnet sein, dass ihre ersten Hauptoberfläche13 dem Träger30 zugewandt sind. Die Halbleiterchips10 und17 konnen auf dem Klebeband31 fixiert werden. Zum Befestigen der Halbleiterchips10 und17 an dem Träger30 konnen bei einer Ausfuhrungsform andere Arten von Befestigungsmaterialien verwendet werden. Die Halbleiterchips10 und17 und die weiteren Halbleiterchips konnen in einem Array angeordnet sein. - Die Halbleiterchips
10 und17 werden mit einem größeren Abstand als dem, den sie im Wafer-Verbund hatten, auf dem Träger30 verlagert. Die Halbleiterchips10 und17 können auf dem gleichen Halbleiter-Wafer hergestellt worden sein, können aber bei einer Ausführungsform auf verschiedenen Wafern hergestellt worden sein. Weiterhin können die Halbleiterchips10 und17 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten darstellen. Bevor die Halbleiterchips10 und17 auf dem Träger30 platziert werden, können sie beispielsweise durch Schleifen ihrer Rückseiten bis auf eine Dicke im Bereich von 30 bis 300 μm verdünnt werden. Die Funktion und Abmessungen des Halbleiterchips10 können von der Funktion und den Abmessungen des Halbleiterchips17 verschieden sein, doch können auch beide Halbleiterchips10 und17 die gleichen Funktionen und Abmessungen aufweisen. Beispielsweise konnen die Halbleiterchips10 und17 MMICs sein. - Nachdem die Halbleiterchips
10 und17 auf dem Träger30 montiert worden sind, werden sie von einem elektrisch isolierenden Kapselungsmaterial14 gekapselt, wodurch eine Schicht aus dem elektrisch isolierenden Material14 ausgebildet wird, wie in3E gezeigt. Beispielsweise kann das Kapselungsmaterial14 ein duroplastisches oder warmehärtendes Formmaterial sein. Die Spalte zwischen den Halbleiterchips10 und17 sind auch mit dem Formmaterial14 gefüllt, so dass das Formmaterial14 die Seitenoberflächen der Halbleiterchips10 und17 bedeckt. Das Formmaterial14 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Partikeln aus Glas (SiO2) besteht, oder andere elektrisch isolierende mineralische Füllmaterialien wie Al2O3 oder organische Füllmaterialien. - Als eine Alternative zu dem Formmaterial kann ein anderes Polymermaterial als das elektrisch isolierende Material
14 zum Kapseln der Halbleiterchips10 und17 verwendet werden. Das Polymermaterial14 kann die Gestalt einer elektrisch isolierenden Folie oder Lage aufweisen, die auf die Halbleiterchips10 und17 sowie den Träger30 laminiert ist. Hitze und Druck können für eine Zeit einwirken, die geeignet ist, um die Polymerfolie oder -lage14 an der darunter liegenden Struktur zu befestigen. Die Spalte zwischen den Halbleiterchips10 und17 werden ebenfalls mit dem Polymermaterial14 gefüllt. Das Polymermaterial14 kann beispielsweise ein Prepreg sein (Kurzform für vorimprägnierte Fasern), das eine Kombination ist aus einer Fasermatte, beispielsweise Glas- oder Kohlenstofffasern, und einem Harz, beispielsweise einem duroplastischen Material. Prepreg-Materialien werden üblicherweise zur Herstellung von PCBs (Printed Circuit Boards – gedruckte Leiterplatten) verwendet. Wohlbekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und die hier als das Polymermaterial14 verwendet werden, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die beim Aufbringen uber den Halbleiterchips10 und17 flexibel sind und wahrend einer Wärmebehandlung gehartet werden. Fur die Laminierung des Prepreg können die gleichen oder ähnliche Prozesse wie bei der PCB-Herstellung verwendet werden. - Die Halbleiterchips
10 und17 , die mit dem elektrisch isolierenden Material14 bedeckt sind, werden von dem Träger30 gelöst und das Klebeband31 wird von den Halbleiterchips10 und17 sowie von dem Kapselungsmaterial14 abgezogen, wie in3F gezeigt. Das Klebeband31 kann Thermotrenneigenschaften aufweisen, die das Entfernen des Klebebands31 während einer Wärmebehandlung gestatten. Das Entfernen des Klebebands31 von dem Träger30 wird bei einer entsprechenden Temperatur ausgeführt, die von den Thermotrenneigenschaften des Klebebands31 abhängt. - Nach der Trennung des Trägers
30 und des Klebebands31 bilden die ersten Hauptoberflächen13 der Halbleiterchips10 und17 sowie die untere Oberflache des Kapselungsmaterial14 , die die zweite Hauptoberfläche15 ist, eine gemeinsame planare Oberflache, das heißt die ersten Hauptoberflachen13 und die zweite Hauptoberflache15 sind koplanar. Bei einer Ausführungsform können die Oberflächen13 und15 planparallel sein. Wie nachfolgend beschrieben, kann eine Umverdrahtungsschicht auf den Hauptoberflächen13 und15 aufgebracht sein. - Eine Dielektrikumsschicht
32 kann auf den Hauptoberflächen13 und15 abgeschieden sein, wie in3G gezeigt. Die Dielektrikumsschicht32 kann auf unterschiedliche Weisen hergestellt werden. Beispielsweise kann die Dielektrikumsschicht32 aus einer Gasphase oder aus einer Losung abgeschieden werden oder kann auf die Hauptoberflächen13 und15 laminiert werden. Weiterhin können für das Aufbringen der Dielektrikumsschicht32 Dünnschichttechnologieverfahren oder ein standardmäßiger PCB-Industrieprozessfluss verwendet werden. Die Dielektrikumsschicht32 kann aus einem Polymer wie etwa Parylen, einem Fotolackmaterial, Imid, Epoxid, Duroplast, Silikon, Siliziumnitrid oder einem anorganischen, keramikartigen Material wie etwa Silikon-Kohlenstoff-Verbindungen, hergestellt sein. Die Dicke der Dielektrikumsschicht32 kann bis zu 10 μm betragen oder sogar noch hoher liegen. - Um elektrische Kontakte zu den integrierten Schaltungen und der ringförmigen Metallstruktur
11 , in die Halbleiterchips10 und17 eingebettet, herzustellen, kann die Dielektrikumsschicht32 in Bereichen geöffnet werden, wo die Kontaktpads20 angeordnet sind, wie in3G gezeigt. Weiterhin kann die Dielektrikumsschicht32 mindestens von Abschnitten der oberen Oberfläche25 der ringformigen Metallstruktur11 entfernt werden. Die Öffnungen33 in der Dielektrikumsschicht32 können beispielsweise unter Verwendung von photolithographischen Verfahren und/oder Atzverfahren hergestellt werden. - Die Dielektrikumsschicht
32 kann auch entfallen. In Fällen, wo Elektroden, bei einer Ausführungsform rückseitige Elektroden, der Halbleiterchips10 und17 die Seitenoberflächen der Halbleiterchips10 und17 erreichen, kann die Dielektrikumsschicht32 Kurzschlüsse mit Metallschichten der Umverdrahtungsschicht verhindern. Weiterhin können Leiterbahnen die ringförmige Metallstruktur11 kreuzen, wie weiter unten beschrieben. In diesem Fall isoliert die Dielektrikumsschicht32 diese Leiterbahnen von der ringförmigen Metallschicht11 . - Eine Metallschicht
18 wird über der Dielektrikumsschicht32 platziert, wie in3H dargestellt. Die Metallschicht18 bedeckt auch die Kontaktpads20 und die Abschnitte der ringförmigen Metallstruktur11 , die durch die Öffnungen33 in der Dielektrikumsschicht32 exponiert sind. Die Metallschicht18 kann eine Dicke aufweisen, die kleiner sein kann als 300 nm. Die Metallschicht18 kann abgeschieden werden, indem beispielsweise Sputtern, stromlose Abscheidung, Aufdampfung oder irgendeine andere angebrachte Technik verwendet wird. Das Sputtern ist ein Prozess, durch den kleine Partikel, beispielsweise Atome, aufgrund der Bombardierung eines festen Targetmaterials durch energetische Partikel, beispielsweise Ionen, aus dem Target ausgeworfen werden. Die stromlose Abscheidung (auch bekannt als chemisches oder autokatalytisches oder nicht-galvanisches Abscheiden) beinhaltet die Abscheidung von Metallpartikeln aus einer Lösung auf eine Oberfläche ohne den Einsatz externer elektrischer Leistung. Dies bedeutet, dass die die Metallpartikel enthaltende Lösung auf die mit dem Metall zu beschichtende Oberfläche aufgebracht wird, und die Metallpartikel haften dann an der Oberfläche, ohne dass eine externe Spannung an die Losung und die Oberflache angelegt zu werden braucht. Das Aufdampfen beinhaltet das Aufdampfen eines Quellmaterials in einem Vakuum. Das Vakuum gestattet, dass sich Dampfteilchen direkt zu der zu bedeckenden Oberflache bewegen, wo die Dampfteilchen zurück in einen festen Zustand kondensieren. - Gemäß einer Ausführungsform kann die Metallschicht
18 aus zwei dünnen, aufeinander gestapelten Metallschichten bestehen. Zuerst kann eine Schicht aus Titan, Titan-Wolfram, Chrom oder einem beliebigen anderen geeigneten Metall oder einer anderen beliebigen geeigneten Metalllegierung auf den oberen Oberflächen der Dielektrikumsschicht32 , den exponierten Kontaktpads20 und den exponierten Abschnitten der ringförmigen Metallstruktur11 abgeschieden werden. Bei einer Ausführungsform kann diese Schicht eine Dicke kleiner als 100 nm und bei einer anderen Ausführungsform von etwa 50 nm aufweisen. Die Funktion dieser Schicht kann darin bestehen, die Haftung weiterer Metallschichten zu fördern und die Diffusion von Metallpartikeln in die Halbleiterchips10 und17 zu verhindern. Eine weitere Metallschicht, beispielsweise eine Kupferschicht, kann auf der Haftungsforderer-/Diffusionsbarrierenschicht abgeschieden werden. Bei einer Ausführungsform kann diese Schicht eine Dicke kleiner als 200 nm und bei einer Ausführungsform von etwa 150 nm aufweisen. Die Funktion dieser Schicht kann darin bestehen, ausreichende elektrische Leitfähigkeit bereitzustellen, um als eine Keimschicht für eine spätere galvanische Abscheidung zu dienen. Die Haftungsförderer-/Diffusionsbarrierenschicht sowie die Keimschicht können unter Verwendung von Sputtern, stromloser Abscheidung, Aufdampfen oder irgendeiner anderen angemessenen Technik abgeschieden werden. - Eine Galvanoresistschicht
35 , beispielsweise eine Fotolackschicht, kann auf die Metallschicht18 aufgeschleudert werden. Durch Exposition mit Licht mit einer geeigneten Wellenlänge durch eine Maske und nachfolgende Entwicklung wird die Galvanoresistschicht35 selektiv entfernt, wie in3I gezeigt. Anstatt des Aufschleuderns, der Exposition mit Licht und Entwicklung kann die Galvanoresistschicht35 auch unter Einsatz von Drucktechniken abgeschieden werden. - Danach können diejenigen Teile der Metallschicht
18 , die nicht mit der Galvanoresistschicht35 bedeckt sind, durch galvanische Abscheidung einer weiteren Metallschicht36 verstärkt werden, wie in3J gezeigt. Während der galvanischen Abscheidung der Metallschicht36 wird die Metallschicht18 als eine Elektrode verwendet. Kupfer oder andere Metalle oder Metalllegierungen können in den unmaskierten Bereichen und bis zu der gewünschten Höhe, die größer sein kann als 2 μm oder 3 μm oder 4 μm oder 5 μm oder 6 μm oder 7 μm oder 8 μm oder 9 μm oder 10 μm, auf die Metallschicht18 abgeschieden werden. Weiterhin kann eine andere Metallschicht, beispielsweise eine Nickelschicht, galvanisch auf die Metallschicht36 abgeschieden werden, um den Verbrauch von Kupfer der Metallschicht36 durch Lotabscheidungen zu vermeiden, die später auf die Umverdrahtungsschicht aufgebracht werden können. - Nach dem Abscheiden der Metallschicht
36 wird die Galvanoresistschicht35 durch Verwendung eines entsprechenden Losemittels abgelöst, wie in3K gezeigt. Die nun exponierten Teile der Metallschicht18 , die nicht mit der Metallschicht36 bedeckt sind, konnen durch einen oder mehrere Ätzprozesse entfernt werden, wodurch eine strukturierte Metallschicht entsteht, die aus den Metallschichten18 und36 besteht, wie in3L gezeigt. - Eine Dielektrikumsschicht
38 kann auf der Metallschicht36 abgeschieden werden und kann in Bereichen geoffnet werden, wo externe Kontaktpads16 angeordnet werden, wie in3M gezeigt. Die Dielektrikumsschicht38 kann unter Verwendung der gleichen oder ahnlicher Materialien und Prozesse, wie oben in Verbindung mit der Dielektrikumsschicht32 beschrieben, hergestellt und strukturiert werden. Die externen Kontaktpads16 gestatten das elektrische Kontaktieren der Kontaktpads20 und der ringförmigen Metallstruktur11 der Halbleiterchips10 und17 von außerhalb der Bauelemente300 . - Lotabscheidungen
39 konnen auf den externen Kontaktpads16 platziert werden, wie in3N gezeigt. Die Lotabscheidungen39 können durch ”Kugelplatzierung” auf den externen Kontaktpads16 aufgebracht werden, bei der aus Lotmaterial bestehende vorgeformte Kugeln auf den externen Kontaktpads16 aufgebracht werden. Als Alternative zur ”Kugelplatzierung” konnen die Lotabscheidungen39 beispielsweise unter Verwendung von Schablonendruck mit einer Lotpaste gefolgt von einem Wärmebehandlungsprozess aufgebracht werden. Das Lotmaterial kann aus Metalllegierungen hergestellt sein, die beispielsweise aus den folgenden Materialien bestehen: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Die Lotabscheidungen39 konnen dazu verwendet werden, die Bauelemente300 elektrisch mit anderen Komponenten zu koppeln, beispielsweise einer PCB (gedruckten Leiterplatte). - Wie in
3O gezeigt, werden die Bauelemente300 (und die Halbleiterchips10 und17 ) voneinander getrennt, indem Teile der Umverdrahtungsschicht und des Kapselungsmaterials14 beispielsweise durch Sägen, Schneiden, Frasen, Ätzen oder einen Laserstrahl entfernt werden. - Die durch das oben beschriebene Verfahren hergestellten Bauelemente
300 sind Packages vom Fan-Out-Typ. Das Kapselungsmaterial14 gestattet, dass sich die Umverdrahtungsschicht über die Kontur12 der Halbleiterchips10 und17 hinaus erstreckt. - Die externen Kontaktpads
16 und die Lotabscheidungen39 brauchen deshalb nicht innerhalb der Kontur12 der Halbleiterchips10 oder17 angeordnet zu werden, sondern können über einen größeren Bereich verteilt werden. Der vergroßerte Bereich, der für die Anordnung der externen Kontaktpads16 infolge des Kapselungsmaterials14 zur Verfügung steht, bedeutet, dass die externen Kontaktpads16 nicht nur in einem größeren Abstand voneinander angeordnet werden können, sondern dass gleichermaßen die größte Anzahl von externen Kontaktpads16 , die dort angeordnet werden kann, im Vergleich zu der Situation vergrößert ist, in der alle externen Kontaktpads16 innerhalb der Kontur12 des Halbleiterchips10 und17 angeordnet sind. Weiterhin brauchen die externen Kontaktpads16 wegen des die Halbleiterchips10 und17 umgebenden Kapselungskörpers14 nicht über den Halbleiterchips10 und17 selbst platziert zu werden. Falls die Halbleiterchips10 und17 integrierte Schaltungen enthalten, die hohe Frequenzen erzeugen, beispielsweise MMICs, die Frequenzen im Bereich von 1 bis 300 GHz erzeugen, kann das Platzieren der externen Kontaktpads16 über diesen Schaltungen zu Resonanzphänomenen führen und sich auf die Funktion der Halbleiterchips10 und17 auswirken. -
3P zeigt eine Draufsicht auf das Bauelement300 . Bei dieser Ausfuhrungsform sind die auf der linken und rechten Seite von3P gezeigten Lotabscheidungen39 über aus den Metallschichten18 und36 ausgebildete Leitungen elektrisch an die ringformige Metallschicht11 gekoppelt. Die metallische Verbindung zwischen dem Halbleitersubstrat21 des Halbleiterchips10 und den Lotabscheidungen39 (siehe auch3A ) gestattet die Übertragung der von den integrierten Schaltungen in dem Halbleitersubstrat21 erzeugten Wärme auf die Lotabscheidungen39 und die Leiterplatte, auf der das Bauelement300 wahrend des Betriebs montiert ist, die die von dem Halbleiterchip10 erzeugte Wärme ableiten. Je mehr Lotabscheidungen39 thermisch an die ringförmige Metallstruktur11 gekoppelt sind, umso effektiver wird der Halbleiterchip10 gekühlt. Es kann vorgesehen werden, dass die Lotabscheidungen39 , die elektrisch an die ringförmige Metallstruktur11 gekoppelt sind, an Erd- oder Massepotential bei der Leiterplatte gekoppelt sind. - Die in
3P oben und unten gezeigten Lotabscheidungen39 sind über aus den Metallschichten18 und36 gebildete Leitungen elektrisch an die Kontaktpads20 des Halbleiterchips10 gekoppelt. Es kann vorgesehen werden, dass die für niederfrequente Signale (unter 1 MHz) verwendeten Leitungen die ringförmige Metallstruktur11 kreuzen konnen und elektrisch von der ringförmigen Metallstruktur11 durch die Dielektrikumsschicht32 isoliert sein können (siehe in3P oben gezeigte Lotabscheidungen39 ). Im Fall von Hochfrequenzsignalen, beispielsweise im Bereich von 1 bis 300 GHz, können Resonanzphänomene auftreten, falls die diese Signale übertragenen Leitungen die ringförmige Metallstruktur11 kreuzen. Aus diesem Grund werden diese Leitungen durch den Spalt19 in der ringformigen Metallstruktur11 verlegt (siehe in3P unten gezeigte Lotabscheidungen39 ). - Für einen Fachmann ist es offensichtlich, dass das Bauelement
300 und dessen Herstellung wie oben beschrieben nur als eine Ausführungsform gedacht sind und viele Variationen möglich sind. Beispielsweise können in dem gleichen Bauelement300 weitere Halbleiterchips oder passive Elemente enthalten sein. Die Halbleiterchips und passiven Elemente können hinsichtlich Funktion, Größe, Herstellungstechnologie usw. differieren. Zudem kann die Umverdrahtungsschicht des Bauelements300 weitere aufeinander gestapelte Metallschichten enthalten. Diese Metallschichten konnen durch Dielektrikumsschichten voneinander isoliert sein. - In
4 ist ein Bauelement400 in Draufsicht schematisch dargestellt. Das Bauelement400 ist ähnlich dem Bauelement300 , enthält aber mehr Lotabscheidungen39 , die elektrisch und thermisch an die ringförmige Metallstruktur11 des Halbleiterchips10 gekoppelt sind. Bei der vorliegenden Ausführungsform sind zehn Lotabscheidungen39 an die ringförmige Metallstruktur11 gekoppelt. Das Bauelement400 enthalt mehrere, in einem Array angeordnete Kontaktpads20 . Einige der Kontaktpads20 sind über die Metallschichten18 und36 elektrisch an die Lotabscheidungen39 gekoppelt. Die ringformige Metallstruktur11 des Bauelements400 weist drei Spalte19 auf. Leitungen, die Signale mit Frequenzen über 1 GHz übertragen, können durch die Spalte19 verlaufen. Leitungen, die Signale mit niedrigeren Frequenzen übertragen, können die ringformige Metallstruktur11 kreuzen. -
5 zeigt schematisch ein System500 im Querschnitt. Das System500 enthält eine Leiterplatte50 wie etwa eine PCB und das auf der Leiterplatte50 montierte Bauelement300 . Die Lotkugeln des Bauelements300 sind an Kontaktpads51 der Leiterplatte50 gelötet. Die von dem Halbleiterchip10 erzeugte Wärme wird über die mit der ringförmigen Metallstruktur11 innerhalb des Halbleiterchips10 verbundenen Lotkugeln durch Wärmeleitung zur Leiterplatte50 abgeführt. Der Warmewiderstand der Lotkugeln hängt stark von ihrer Position relativ zum Halbleiterchip10 und von ihrer metallischen Verbindung zu der ringformigen Metallschicht11 ab. Für eine vereinfachte Erörterung zeigt5 drei verschiedene Arten von Lotkugeln52 ,53 und54 . Die Wärmeübertragung zu den direkt unter dem Halbleiterchip10 angeordneten Lotkugeln52 und53 ist recht gut. Für die Lotkugel52 , die auf die kurzest mögliche Weise mit dem Halbleiterchip10 verbunden ist, ist der Wärmewiderstand kleiner als 100 K/W. Fur die Lotkugel53 , die über die Metallschichten18 und36 mit dem Halbleiterchip10 verbunden ist, liegt der Wärmewiderstand unter 250 K/W. Der Wärmewiderstand der Verbindung zwischen dem Halbleiterchip10 und der Lotkugel54 , die sich außerhalb der Kontur12 des Halbleiterchips10 befindet, ist kleiner als 400 K/W. Lotkugeln, die weiter weg von dem Halbleiterchip10 liegen als die Lotkugel54 , haben nur einen sehr kleinen Beitrag zu dem Gesamtwärmefluss. Deshalb werden die meisten der in der ersten Reihe außerhalb der Kontur12 des Halbleiterchips10 angeordneten Lotkugeln54 fur die Warmeableitung verwendet. Beispielsweise können mindestens 50% der in der ersten Reihe außerhalb der Kontur12 angeordneten Lotkugeln54 elektrisch an die ringförmige Metallstruktur11 gekoppelt sein. Diese Lotkugeln54 können auf die kürzest mogliche Weise mit dem Halbleitersubstrat21 des Halbleiterchips10 verbunden sein. Um eine gute Wärmeübertragung bereitzustellen, kann die ringformige Metallstruktur11 einen dicht gepackten Metallstapel enthalten. -
6 zeigt ein Modell zum Berechnen des Wärmewiderstands RCONTACT für die Wärmeubertragung von dem Halbleitersubstrat21 des Halbleiterchips10 zu der Leiterplatte. Der Wärmewiderstand RCONTACT besteht aus dem Wärmewiderstand RVIA1 der ringförmigen Metallstruktur11 , dem Wärmewiderstand RVIA2 des Via in der Umverdrahtungsschicht, dem Wärmewiderstand RRDL der seitlichen Leitung der Umverdrahtungsschicht und dem Wärmewiderstand RBALL der Lotkugel:RCONTACT = RVIA1 + RVIA2 + RRDL + RBALL (1) -
7 zeigt ein Modell zum Berechnen des Wärmewiderstands RSI für die Wärmeübertragung von der integrierten Schaltung innerhalb des Siliziumsubstrats21 , das die Wärme erzeugt, zur Peripherie des Siliziumsubstrats21 , wo sich die ringformige Metallstruktur11 befindet. In dem vorliegenden Modell ist das Siliziumsubstrat21 zylindrisch mit einer Höhe d und einem Radius r2. Die Wärme wird in dem mittleren Abschnitt des Siliziumsubstrats21 mit einem Radius r1 erzeugt. Der Wärmewiderstand RSI wird wie folgt berechnet:RSI = ln(r2/r1)/(2πλSId) (2) - In dem Fall von d = 450 μm, r1 = 100 μm, r2 = 1 mm und λ = 148 mK/W beträgt der Wärmewiderstand RSI 5,5 K/W. Im Fall von d = 450 μm, r1 = 500 μm und r2 = 2 mm betragt der Wärmewiderstand RSI 3,3 K/W. Der Wärmewiderstand RSI betragt üblicherweise weniger als 10 K/W und trägt nur wenig zu dem Warmewiderstand RCONTACT bei.
- Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder eine derartige Ausführungsform mit einem oder mehreren anderen Merkmalen oder Ausführungsformen der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin soll in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt als das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren konnen.
Claims (23)
- Bauelement (
100 ), umfassend: einen Halbleiterchip (10 ), der ein Halbleitersubstrat (21 ) und eine ringförmige Metallstruktur (11 ) umfasst, die sich entlang einer Außenlinie (12 ) einer ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) erstreckt, wobei die ringförmige Metallstruktur (11 ) mehrere übereinander angeordnete und durch Vias miteinander gekoppelte Metallschichten umfasst, wobei die unterste Metallschicht über ein Via an das Halbleitersubstrat (21 ) gekoppelt ist, einen Kapselungskörper (14 ), der den Halbleiterchip (10 ) kapselt und eine zweite Hauptoberfläche (15 ) definiert, und ein Array von externen Kontaktpads (16 ), die an der zweiten Hauptoberfläche (15 ) des Kapselungskörpers (14 ) befestigt sind, wobei mindestens ein externes Kontaktpad (16 ) des Arrays von externen Kontaktpads (16 ) über eine oberhalb des Halbleiterchips (10 ) angeordnete Metallschicht (18 ) elektrisch an die oberste Metallschicht der ringförmigen Metallstruktur (11 ) gekoppelt ist. - Bauelement (
100 ) nach Anspruch 1, wobei der Halbleiterchip (10 ) mehrere auf der ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) angeordnete Kontaktpads (20 ) umfasst. - Bauelement (
100 ) nach Anspruch 2, weiterhin umfassend eine Metallschicht (18 ), welche die Kontaktpads (20 ) elektrisch an die externen Kontaktpads (16 ) koppelt. - Bauelement (
100 ) nach Anspruch 3, wobei sich die Metallschicht (18 ) über die erste Hauptoberfläche (13 ) und die zweite Hauptoberfläche (15 ) erstreckt. - Bauelement (
100 ) nach einem der Ansprüche 2 bis 4, wobei alle Kontaktpads (20 ) des Halbleiterchips (10 ) innerhalb der ringförmigen Metallstruktur (11 ) angeordnet sind. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die erste Hauptoberfläche (13 ) und die zweite Hauptoberfläche (15 ) parallel verlaufen. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die erste Hauptoberfläche (13 ) und die zweite Hauptoberfläche (15 ) koplanar verlaufen. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die ringförmige Metallstruktur (11 ) eine diskontinuierliche ringförmige Struktur ist. - Bauelement (
100 ) nach Anspruch 8, wobei sich die ringförmige Metallstruktur (11 ) entlang mindestens 60% der Außenlinie (12 ) der ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) erstreckt. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei sich die ringförmige Metallstruktur (11 ) entlang der Außenlinie (12 ) der ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) in einem Abstand kleiner als 100 μm erstreckt. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10 ) einen zwischen der ringförmigen Metallstruktur (11 ) und der Außenlinie (12 ) der ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) angeordneten Dichtring (26 ) umfasst. - Bauelement (
100 ) nach Anspruch 11, wobei sich der Dichtring (26 ) entlang der Außenlinie (12 ) der ersten Hauptoberfläche (13 ) des Halbleiterchips (10 ) erstreckt und eine kontinuierliche ringförmige Struktur hat. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10 ) ein Halbleitersubstrat umfasst und die ringförmige Metallstruktur (11 ) an das Halbleitersubstrat gekoppelt ist. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die ringförmige Metallstruktur (11 ) mehr als 5 μm in den Halbleiterchip (10 ) reicht. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die ringförmige Metallstruktur (11 ) eine seitliche Dicke von unter 100 μm aufweist. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei die erste Hauptoberfläche (13 ) des Halbleiterchips (10 ) von dem Kapselungskörper (14 ) exponiert ist. - Bauelement (
100 ) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10 ) eine Hochfrequenzschaltung zum Erzeugen von Hochfrequenzsignalen mit Frequenzen über 1 GHz umfasst. - Verfahren, umfassend: Bereitstellen eines ersten Halbleiterchips (
10 ) und eines zweiten Halbleiterchips (17 ), wobei der erste Halbleiterchip (10 ) ein Halbleitersubstrat (21 ) und eine ringförmige Metallstruktur (11 ) umfasst, die sich entlang einer Außenlinie (12 ) einer ersten Hauptoberfläche (13 ) des ersten Halbleiterchips (10 ) erstreckt, wobei die ringförmige Metallstruktur (11 ) mehrere übereinander angeordnete und durch Vias miteinander gekoppelte Metallschichten umfasst, wobei die unterste Metallschicht über ein Via an das Halbleitersubstrat (21 ) gekoppelt ist; Bedecken des ersten und zweiten Halbleiterchips (10 ,17 ) mit einem Kapselungsmaterial (14 ); Abscheiden einer Metallschicht (18 ) über dem ersten Halbleiterchip (10 ) und dem Kapselungsmaterial (14 ); Platzieren mehrerer externer Kontaktpads (16 ) über dem Kapselungsmaterial (14 ), wobei die Metallschicht (18 ) mindestens ein externes Kontaktpad (16 ) der mehreren externen Kontaktpads (16 ) elektrisch mit der obersten Metallschicht der ringförmigen Metallstruktur (11 ) des ersten Halbleiterchips (10 ) koppelt; und Trennen des ersten Halbleiterchips (10 ) von dem zweiten Halbleiterchip (17 ) durch teilweises Entfernen des Kapselungsmaterials (18 ). - Verfahren nach Anspruch 18, wobei der erste und zweite Halbleiterchip (
10 ,17 ) über einem Träger (30 ) platziert werden, bevor der erste und zweite Halbleiterchip (10 ,17 ) mit dem Kapselungsmaterial (14 ) bedeckt werden, und der erste und zweite Halbleiterchip (10 ,17 ) nach dem Bedecken des ersten und zweiten Halbleiterchips (10 ,17 ) mit dem Kapselungsmaterial (14 ) von dem Träger (30 ) entfernt werden. - Verfahren nach Anspruch 19, wobei beim Platzieren des ersten Halbleiterchips (
10 ) über dem Träger (30 ) die erste Hauptoberfläche (13 ) des ersten Halbleiterchips (10 ) dem Träger (30 ) zugewandt ist. - Verfahren nach einem der Ansprüche 18 bis 20, wobei die erste Hauptoberfläche (
13 ) die aktive Hauptoberfläche des ersten Halbleiterchips (10 ) ist. - Verfahren nach einem der Ansprüche 18 bis 21, wobei der zweite Halbleiterchip (
17 ) eine ringförmige Metallstruktur (11 ) umfasst, die sich entlang der Außenlinie (12 ) einer ersten Hauptoberfläche (13 ) des zweiten Halbleiterchips (17 ) erstreckt. - Verfahren nach einem der Ansprüche 18 bis 22, wobei der erste Halbleiterchip (
10 ) einen MMIC umfasst.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/540,491 US8125072B2 (en) | 2009-08-13 | 2009-08-13 | Device including a ring-shaped metal structure and method |
US12/540,491 | 2009-08-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102010036978A1 DE102010036978A1 (de) | 2011-03-03 |
DE102010036978B4 true DE102010036978B4 (de) | 2014-09-11 |
Family
ID=43525374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010036978.0A Expired - Fee Related DE102010036978B4 (de) | 2009-08-13 | 2010-08-13 | Bauelement mit einer ringförmigen Metallstruktur und Verfahren |
Country Status (2)
Country | Link |
---|---|
US (2) | US8125072B2 (de) |
DE (1) | DE102010036978B4 (de) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8125072B2 (en) | 2009-08-13 | 2012-02-28 | Infineon Technologies Ag | Device including a ring-shaped metal structure and method |
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-
2009
- 2009-08-13 US US12/540,491 patent/US8125072B2/en not_active Expired - Fee Related
-
2010
- 2010-08-13 DE DE102010036978.0A patent/DE102010036978B4/de not_active Expired - Fee Related
-
2012
- 2012-02-27 US US13/406,062 patent/US9263362B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
DE102010036978A1 (de) | 2011-03-03 |
US9263362B2 (en) | 2016-02-16 |
US20120156830A1 (en) | 2012-06-21 |
US20110037163A1 (en) | 2011-02-17 |
US8125072B2 (en) | 2012-02-28 |
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Legal Events
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OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
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|
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|
R020 | Patent grant now final | ||
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |