DE102010037292B4 - Herstellungsverfahren für Halbleiteranordnungen - Google Patents

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Abstract

Verfahren, umfassend:Bereitstellen eines Halbleiterchips (10) mit mindestens einer Kontaktstelle (24) auf einer aktiven Hauptoberfläche (23) des Halbleiterchips (10);Platzieren des Halbleiterchips (10) über einem Träger (20), so dass die Kontaktstelle (24) dem Träger (20) zugewandt ist;Aufbringen eines Einkapselungsmaterials (25) auf den Halbleiterchip (10), so dass eine der aktiven Hauptoberfläche (23) gegenüberliegende Hauptoberfläche des Halbleiterchips (10) sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips (10) von dem Einkapselungsmaterial (25) bedeckt sind;Entfernen des Trägers (20), wobei die aktive Hauptoberfläche (23) des Halbleiterchips (10) und das Einkapselungsmaterial (25) nach dem Entfernen des Trägers (20) eine gemeinsame planare Oberfläche (26) ausbilden;Aufbringen einer ersten Metallschicht (11) über der aktiven Hauptoberfläche (23) des ersten Halbleiterchips (10), wobei die erste Metallschicht (11) eine erste Dicke aufweist;Aufbringen einer dielektrischen Schicht (12) auf die erste Metallschicht (11); undAufbringen einer zweiten Metallschicht (13) auf die dielektrische Schicht (12), wobei die zweite Metallschicht (13) eine zweite Dicke aufweist, die mindestens viermal größer als die erste Dicke ist,wobei ein erster Abschnitt der zweiten Metallschicht (13) direkt auf die erste Metallschicht (11) gelegt wird,wobei Lötmaterial (41) auf den ersten Abschnitt der zweiten Metallschicht (13) abgeschieden wird.

Description

  • Die vorliegende Erfindung betrifft Verfahren zur Herstellung von Halbleiteranordnungen.
  • Kapselungen auf Wafer-Ebene gewinnen zunehmendes Interesse in der Halbleiterindustrie. Leiterbahnen werden zur Bereitstellung von Umverdrahtungsschichten in den Kapselungen auf Wafer-Ebene verwendet. Umverdrahtungsschichten, die zwei oder mehr Metallisierungsschichten enthalten, können besonders für komplexe Produkte verwendet werden.
  • Die Druckschrift DE 10 2004 058 413 B4 betrifft ein Verfahren zur Herstellung einer chipgroßen Packungsstruktur.
  • Die Druckschrift DE 10 2008 045 338 A1 betrifft ein Halbleiterbauelement mit Leitungen unterschiedlicher Dicken.
  • Die Druckschrift US 2004 / 0 232 543 A1 betrifft ein elektronisches Bauteil mit einem Kunststoffgehäuse und ein zugehöriges Herstellungsverfahren.
  • Die Druckschrift US 6 680 529 B2 betrifft ein Halbleiter-Aufbaugehäuse mit erweiterter elektrischer Funktion.
  • Die Druckschrift US 2003 / 0 124 767 A1 betrifft eine integrierte Chip-Gehäusestruktur unter Verwendung eines keramischen Substrats und ein zugehöriges Herstellungsverfahren.
  • Die Druckschrift US 2009 / 0 170 241 A1 betrifft ein Halbleiterbauelement und ein Verfahren zum Herstellen des Bauelements unter Verwendung eines Opferträgers.
  • Die Druckschrift US 2006 / 0 169 751 A1 betrifft ein Verfahren zum Aufbringen einer haftungsfördernden Schicht auf eine metallische Schicht eines Chips.
  • Die Druckschrift US 2008 / 0 138 935 A1 betrifft eine Chip-Scale-Gehäusestruktur und ein zugehöriges Herstellungsverfahren.
  • Die Druckschrift US 2009 / 0 008 793 A1 betrifft eine Halbleitervorrichtung mit einem Gehäuse und einer durch das Gehäuse verlaufenden Durchkontaktierung.
  • Der Erfindung liegt die Aufgabe zugrunde, Herstellungsverfahren für Halbleiteranordnungen anzugeben.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Bereitstellen eines Halbleiterchips mit mindestens einer Kontaktstelle auf einer aktiven Hauptoberfläche des Halbleiterchips. Das Verfahren umfasst ferner ein Platzieren des Halbleiterchips über einem Träger, so dass die Kontaktstelle dem Träger zugewandt ist. Das Verfahren umfasst ferner ein Aufbringen eines Einkapselungsmaterials auf den Halbleiterchip, so dass eine der aktiven Hauptoberfläche gegenüberliegende Hauptoberfläche des Halbleiterchips sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips von dem Einkapselungsmaterial bedeckt sind. Das Verfahren umfasst ferner ein Entfernen des Trägers, wobei die aktive Hauptoberfläche des Halbleiterchips und das Einkapselungsmaterial nach dem Entfernen des Trägers eine gemeinsame planare Oberfläche ausbilden. Das Verfahren umfasst ferner ein Aufbringen einer ersten Metallschicht über der aktiven Hauptoberfläche des ersten Halbleiterchips, wobei die erste Metallschicht eine erste Dicke aufweist. Das Verfahren umfasst ferner ein Aufbringen einer dielektrischen Schicht auf die erste Metallschicht. Das Verfahren umfasst ferner ein Aufbringen einer zweiten Metallschicht auf die dielektrische Schicht, wobei die zweite Metallschicht eine zweite Dicke aufweist, die mindestens viermal größer als die erste Dicke ist. Ein erster Abschnitt der zweiten Metallschicht wird direkt auf die erste Metallschicht gelegt. Lötmaterial wird auf den ersten Abschnitt der zweiten Metallschicht abgeschieden.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Bereitstellen eines Halbleiterchips mit mindestens einer Kontaktstelle auf einer aktiven Hauptoberfläche des Halbleiterchips. Das Verfahren umfasst ferner ein Platzieren des Halbleiterchips über einem Träger, so dass die Kontaktstelle dem Träger zugewandt ist. Das Verfahren umfasst ferner ein Aufbringen eines Einkapselungsmaterials auf den Halbleiterchip, so dass eine der aktiven Hauptoberfläche gegenüberliegende Hauptoberfläche des Halbleiterchips sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips von dem Einkapselungsmaterial bedeckt sind. Das Verfahren umfasst ferner ein Entfernen des Trägers, wobei die aktive Hauptoberfläche des Halbleiterchips und das Einkapselungsmaterial nach dem Entfernen des Trägers eine gemeinsame planare Oberfläche ausbilden. Das Verfahren umfasst ferner ein Abscheiden einer ersten Metallschicht über der aktiven Hauptoberfläche des ersten Halbleiterchips durch Sputtern, Aufdampfen oder stromlose Abscheidung. Das Verfahren umfasst ferner ein Abscheiden einer dielektrischen Schicht direkt auf die erste Metallschicht. Das Verfahren umfasst ferner ein Abscheiden einer zweiten Metallschicht auf die dielektrische Schicht durch galvanische Abscheidung.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Bereitstellen eines Halbleiterchips mit mindestens einer Kontaktstelle auf einer aktiven Hauptoberfläche des Halbleiterchips. Das Verfahren umfasst ferner ein Platzieren des Halbleiterchips über einem Träger, so dass die Kontaktstelle dem Träger zugewandt ist. Das Verfahren umfasst ferner ein Aufbringen eines Einkapselungsmaterials auf den Halbleiterchip, so dass eine der aktiven Hauptoberfläche gegenüberliegende Hauptoberfläche des Halbleiterchips sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips von dem Einkapselungsmaterial bedeckt sind. Das Verfahren umfasst ferner ein Entfernen des Trägers, wobei die aktive Hauptoberfläche des Halbleiterchips und das Einkapselungsmaterial nach dem Entfernen des Trägers eine gemeinsame planare Oberfläche ausbilden. Das Verfahren umfasst ferner ein Aufbringen einer ersten Metallschicht über der aktiven Hauptoberfläche des ersten Halbleiterchips, wobei die erste Metallschicht eine erste Dicke aufweist. Das Verfahren umfasst ferner ein Aufbringen einer dielektrischen Schicht auf die erste Metallschicht. Das Verfahren umfasst ferner ein Aufbringen einer zweiten Metallschicht auf die dielektrische Schicht und ausschließlich über der aktiven Hauptoberfläche des ersten Halbleiterchips, wobei die zweite Metallschicht eine zweite Dicke aufweist, die mindestens viermal größer als die erste Dicke ist.
  • Die beiliegenden Zeichnungen sind dazu beigefügt, um ein besseres Verständnis von Ausführungsformen zu bieten. Die Zeichnungen zeigen Ausführungsformen und erklären, zusammen mit der Beschreibung, die Prinzipien der Ausführungsformen. Andere Ausführungsformen und viele der vorgesehenen Vorteile der Ausführungsformen wird man leicht zu schätzen wissen, je besser sie durch Bezugnahme auf die folgende ausführliche Beschreibung verstanden werden. Die Elemente in den Zeichnungen sind nicht unbedingt zueinander maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt schematisch eine Querschnittsansicht einer Anordnung, enthaltend einen Halbleiterchip, eine erste Metallschicht, eine dielektrische Schicht und eine zweite Metallschicht.
    • 2A bis 2D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Anordnung, enthaltend einen Halbleiterchip, eine erste Metallschicht, eine dielektrische Schicht und eine zweite Metallschicht.
    • 3A bis 3S zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung einer Anordnung, enthaltend einen in einem Einkapselungsmaterial eingebetteten Halbleiterchip, zwei Metallisierungsschichten und auf externen Kontaktstellen abgeschiedene Lötkugeln.
    • 4 zeigt schematisch eine Querschnittsansicht einer Anordnung, enthaltend einen in einem Einkapselungsmaterial eingebetteten Halbleiterchip und drei Metallisierungsschichten.
    • 5 zeigt schematisch eine Querschnittsansicht einer Anordnung, enthaltend einen teilweise freigelegten Halbleiterchip und zwei über den Halbleiterchip gelegte Metallisierungsschichten.
    • 6 zeigt schematisch eine Querschnittsansicht eines Systems, enthaltend eine Platine und eine auf der Platine montierte Anordnung.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieser Beschreibung darstellen und in denen spezifische Ausführungsformen zur Veranschaulichung gezeigt sind, in denen die Erfindung realisiert sein kann. In dieser Hinsicht wird richtungsbezogene Terminologie wie „oben“, „unten“, „vorne“, „hinten“, „vordere“, „hintere“ usw. in Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert sein können, wird richtungsbezogene Terminologie zu Darstellungszwecken verwendet und ist auf keine Weise einschränkend. Es versteht sich, dass andere Ausführungsformen verwendet werden können und man bauliche oder logische Änderungen durchführen kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen, soweit nicht anders ausdrücklich vermerkt, miteinander kombiniert werden können.
  • Die in dieser Anmeldung verwendeten Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ sollen nicht bedeuten, dass die Elemente direkt miteinander gekoppelt werden müssen; zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen können dazwischen liegende Elemente vorgesehen sein.
  • Im Folgenden werden Anordnungen beschrieben, die Halbleiterchips enthalten. Die Halbleiterchips können von verschiedener Art sein, durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Bauelemente enthalten. Die integrierten Schaltungen können zum Beispiel als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Bauelemente ausgelegt sein. Ferner können die Halbleiterchips als MEMS (mikroelektromechanische Systeme) ausgelegt sein und können mikromechanische Strukturen enthalten, wie zum Beispiel Brücken, Membranen oder Zungenstrukturen. Die Halbleiterchips können als Sensoren oder Aktoren ausgelegt sein, zum Beispiel als Drucksensoren, Beschleunigungssensoren, Umdrehungssensoren, Mikrofone usw. Die Halbleiterchips können als Antennen und/oder diskrete passive Bauelemente und/oder Chipstapel ausgelegt sein. Halbleiterchips, in die solche Funktionselemente eingebettet sind, enthalten im Allgemeinen Elektronikschaltungen, die zur Ansteuerung der Funktionselemente dienen oder durch die Funktionselemente erzeugten Signale weiter verarbeiten. Die Halbleiterchips müssen nicht aus spezifischem Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie zum Beispiel diskrete passive Bauelemente, Antennen, Isolatoren, Kunststoffe oder Metalle.
  • Die Halbleiterchips können Kontaktstellen (oder Elektroden) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen ermöglichen. Eine oder mehrere Metallschichten können auf die Kontaktstellen der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich überdeckenden Schicht vorliegen. Es kann jedes gewünschte Metall oder jede gewünschte Metalllegierung als das Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Die nachfolgend beschriebenen Anordnungen umfassen externe Kontaktstellen (oder externe Kontaktelemente), die eine beliebige Form und Größe aufweisen können. Die externen Kontaktstellen können von außerhalb der Anordnung aus zugänglich sein (oder Lötabscheidungen können auf den externen Kontaktstellen abgeschieden sein) und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung aus ermöglichen. Ferner können die externen Kontaktstellen wärmeleitfähig sein und können als Kühlkörper zum Abführen der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein, zum Beispiel aus einem Metall wie etwa Kupfer, Aluminium, Nickel oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Auf den externen Kontaktstellen kann Lötmaterial, zum Beispiel Lötkugeln oder Löthügel, abgeschieden werden.
  • Über den Halbleiterchip können zwei oder mehr Metallschichten gelegt werden. Die Metallschichten können sich seitlich über den Halbleiterchip oder über anderen Schichten, die zwischen dem Halbleiterchip und den Metallschichten angeordnet sind, wie z.B. eine dielektrische Schicht, erstrecken. Eine oder mehrere der Metallschichten können sich teilweise außerhalb der Umrisslinie des Halbleiterchips befinden. Es kann auch vorgesehen sein, dass sich eine oder mehrere der Metallschichten nicht außerhalb der Umrisslinie des Halbleiterchips befinden, dass sich diese Metallschichten also innerhalb der Umrisslinie des Halbleiterchips befinden. Die Metallschichten können zum Beispiel zur Herstellung einer Umverdrahtungsschicht verwendet werden. Die Metallschichten können als Verdrahtungslagen zur Herstellung eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung und/oder zur Herstellung eines elektrischen Kontakts mit anderen in der Anordnung enthaltenen Halbleiterchips und/oder Komponenten verwendet werden. Die Metallschichten können die Kontaktstellen der Halbleiterchips mit den externen Kontaktstellen koppeln. Die Metallschichten können auch andere Funktionen aufweisen, zum Beispiel kann man sie als Masse oder elektrische Abschirmschichten verwenden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Beispielsweise können die Metallschichten strukturiert sein und die Form von Leiterbahnen (Leiterzügen) aufweisen, jedoch können sie ebenfalls in Form einer eine Fläche bedeckenden Schicht vorliegen. Als Material eignet sich ein beliebiges gewünschtes Metall, zum Beispiel Aluminium, Nickel, Palladium, Titan, Titanwolfram, Silber, Zinn, Gold oder Kupfer, oder auch Metalllegierungen. Die Metallschichten müssen nicht homogen sein oder aus nur einem Material hergestellt sein, d.h. die Metallschichten können verschiedene Zusammensetzungen und Konzentrationen der Materialien enthalten. Ferner können die Metallschichten über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet werden. Die Metallschichten können unterschiedliche Dicken aufweisen. Beispielsweise kann die Metallschicht neben dem Halbleiterchip eine geringere Dicke als mindestens eine der über diese Metallschicht gelegten Metallschichten aufweisen.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem Einkapselungsmaterial bedeckt sein. Das Einkapselungsmaterial kann elektrisch isolierend sein und kann ein beliebiges geeignetes Duroplast-, Thermoplast- oder wärmehärtbares Material oder Laminat (Prepreg) sein und kann Füllmaterialien enthalten. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem elektrisch isolierenden Material zu bedecken, zum Beispiel Formpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss oder Laminierung.
  • Das Einkapselungsmaterial kann verwendet werden, um Kapselungen des Fan-out-Typs zu produzieren. Bei einer Kapselung des Fan-out-Typs befindet sich mindestens ein Teil der externen Kontaktstellen und/oder Metallschichten, die den Halbleiterchip mit den externen Kontaktstellen verbinden, seitlich außerhalb des Umrisses des Halbleiterchips oder schneidet zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-out-Typs wird somit typischerweise (zusätzlich) ein peripher äußerer Teil der Kapselung des Halbleiterchips zum elektrischen Bonden der Kapselung an externe Anwendungen, wie zum Beispiel Anwendungsplatinen usw., verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv den Kontaktbereich der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu gelockerten Beschränkungen hinsichtlich Kapselungs-Pad-Größe und -Rasterabstand mit Bezug auf die spätere Verarbeitung, z.B. Montage der zweiten Ebene.
  • 1 zeigt schematisch eine Anordnung 100 im Querschnitt. Die Anordnung 100 enthält einen Halbleiterchip 10, eine sich seitlich über den Halbleiterchip 10 erstreckende erste Metallschicht 11, eine sich seitlich über der ersten Metallschicht 11 erstreckende dielektrische Schicht 12 und eine sich seitlich über die dielektrische Schicht 12 erstreckende zweite Metallschicht 13. Die erste Metallschicht 11 weist eine Dicke d1 und die zweite Metallschicht 13 eine Dicke d2 auf. Die Dicke d2 ist mindestens viermal größer als die Dicke d1.
  • 2A bis 2D zeigen schematisch eine Ausführungsform eines Verfahrens zur Herstellung einer Anordnung 200. 2D zeigt einen Querschnitt der durch das Verfahren erhaltenen Anordnung 200. Zuerst wird ein Halbleiterchip 10 bereitgestellt (siehe 2A). Über den Halbleiterchip 10 wird eine erste Metallschicht 11 gelegt (siehe 2B) . Die erste Metallschicht 11 weist eine Dicke d1 auf. Über die erste Metallschicht 11 wird eine dielektrische Schicht 12 gelegt (siehe 2C), und über die dielektrische Schicht 12 wird eine zweite Metallschicht 13 gelegt (siehe 2D). Die zweite Metallschicht 13 weist eine Dicke d2 auf, die mindestens viermal größer als die Dicke d1 ist.
  • 3A bis 3S zeigen schematisch eine Ausführungsform eines Verfahrens zur Herstellung einer Anordnung 300, von der in 3S ein Querschnitt dargestellt ist. Die Anordnung 300 ist eine Implementierung der Anordnungen 100 und 200. Die Einzelheiten der Anordnung 300, die nachfolgend beschrieben werden, können deshalb genauso auf die Anordnungen 100 und 200 angewandt werden.
  • Ferner ist das in 3A bis 3S dargestellte Verfahren eine Implementierung des in 2A bis 2D dargestellten Verfahrens. Die Einzelheiten des Herstellungsverfahrens, die nachfolgend beschrieben werden, können deshalb genauso auf das Verfahren von 2A bis 2D angewandt werden.
  • Zur Herstellung der Anordnung 300 ist wie in 3A gezeigt ein Träger 20 vorgesehen. Bei dem Träger 20 kann es sich um eine Platte aus einem steifen Material, zum Beispiel einem Metall wie Nickel, Stahl oder rostfreiem Stahl, Laminat, Folie oder einem Materialstapel handeln. Der Träger 20 kann mindestens eine flache Oberfläche aufweisen, auf die Komponenten der Anordnung 300 gelegt werden können. Die Form des Trägers 20 ist auf keine bestimmte geometrische Form begrenzt, zum Beispiel kann der Träger 20 rund oder quadratisch geformt sein. Der Träger 20 kann eine beliebige geeignete Größe aufweisen.
  • Ein Klebeband 21, zum Beispiel ein doppelseitiges Klebeband, kann wie in 3B gezeigt auf eine Oberfläche des Trägers 20 auflaminiert werden. Bei der Oberfläche des Trägers 20, auf die das Klebeband 21 auflaminiert ist, handelt es sich um die Oberfläche, wo die Komponenten der Anordnung 300 später gelegt werden.
  • Wie in 3C dargestellt, werden ein erster Halbleiterchip 10 und ein zweiter Halbleiterchip 22 und möglicherweise weitere Halbleiterchips über den Träger 20 gelegt. Die Halbleiterchips 10 und 22 können auf dem Klebeband 21 fixiert werden. Zur Anbringung der Halbleiterchips 10 und 22 an dem Träger 20 können bei einer Ausführungsform andere Arten von Anbringungsmaterialien verwendet werden. Die Halbleiterchips 10 und 22 und die weiteren Halbleiterchips können in einem Array angeordnet sein (in 3C sind nur zwei der Halbleiterchips dargestellt).
  • Die Halbleiterchips 10 und 22 werden auf dem Träger 20 neu in einem größeren Abstand als im Wafer-Verbund angeordnet. Die Halbleiterchips 10 und 22 können auf demselben Halbleiter-Wafer hergestellt worden sein, können bei einer Ausführungsform jedoch auf verschiedenen Wafern hergestellt worden sein. Ferner können die Halbleiterchips 10 und 22 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten repräsentieren. Vor dem Aufbringen der Halbleiterchips 10 und 22 auf den Träger 20 können sie dünner gemacht werden, zum Beispiel indem ihre Rückseiten auf eine Dicke im Bereich von 30 bis 300 µm abgeschliffen werden. Die Funktion und Abmessungen des Halbleiterchips 10 können sich von der Funktion und den Abmessungen des Halbleiterchips 22 unterscheiden, jedoch können beide Halbleiterchips 10 und 22 auch die gleichen Funktionen und Abmessungen aufweisen.
  • Die Halbleiterchips 10 und 22 besitzen aktive Hauptoberflächen 23 und können so auf dem Träger 20 angeordnet werden, dass ihre aktiven Hauptoberflächen 23 dem Träger 20 zugewandt sind. Die Halbleiterchips 10 und 22 können Kontaktstellen 24 aufweisen, die sich auf ihren aktiven Hauptoberflächen 23 befinden. Die in die Halbleiterchips 10 und 22 eingebetteten integrierten Schaltungen können über die Kontaktstellen 24 elektrisch zugänglich sein. Die Kontaktstellen 24 können aus einem Metall bestehen, zum Beispiel Aluminium oder Kupfer.
  • Nachdem die Halbleiterchips 10 und 22 auf dem Träger 20 angebracht worden sind, werden sie mit einem elektrisch isolierenden Einkapselungsmaterial 25 eingekapselt (z.B. einem Gussmaterial), wodurch eine Schicht des elektrisch isolierenden Materials 25 wie in 3D dargestellt gebildet wird. Das elektrisch isolierende Material 25 kann zum Beispiel ein duroplastisches oder wärmehärtbares Gussmaterial sein. Die Lücken zwischen den Halbleiterchips 10 und 22 werden auch mit dem Gussmaterial 25 gefüllt, so dass das Gussmaterial 25 die Seitenoberflächen der Halbleiterchips 10 und 22 bedeckt. Das Gussmaterial 25 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Teilchen aus Glas (SiO2) oder anderen elektrisch isolierenden Mineralfüllmaterialien wie Al2O3 oder organischen Füllmaterialien besteht.
  • Als Alternative zu dem Gussmaterial kann ein anderes Material (z.B. Polymermaterial) als das elektrisch isolierende Einkapselungsmaterial 25 zum Einkapseln der Halbleiterchips 10 und 22 verwendet werden. Das Polymermaterial 25 kann die Form einer elektrisch isolierenden Folie oder eines elektrisch isolierenden Blatts aufweisen, die bzw. das über die Halbleiterchips 10 und 22 sowie über den Träger 20 laminiert wird. Wärme und Druck können für eine Zeit angewandt werden, die dazu geeignet ist, die Polymerfolie bzw. das Polymerblatt 25 an der darunter liegenden Struktur anzubringen. Die Lücken zwischen den Halbleiterchips 10 und 22 werden auch mit dem Polymermaterial 25 gefüllt. Das Polymermaterial 25 kann zum Beispiel ein Prepreg (Abkürzung für vorimprägnierte Fasern) sein, das eine Kombination aus einer Fasermatte, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, zum Beispiel einem Duroplastmaterial, ist. Prepreg-Materialien werden gewöhnlich zum Herstellen von PCBs (Leiterplatten) verwendet. Bekannte Prepreg-Materialien, die hier als das Polymermaterial 25 verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die beim Aufbringen über den Halbleiterchips 10 und 22 flexibel sind und während einer Wärmebehandlung gehärtet werden. Zur Laminierung des Prepregs können die gleichen oder ähnliche Prozesse wie bei der PCB-Herstellung verwendet werden.
  • Die Halbleiterchips 10 und 22, die mit dem elektrisch isolierenden Material 25 überdeckt sind, werden von dem Träger 20 abgelöst, und das Klebeband 21 wird von den Halbleiterchips 10 und 22 sowie von dem elektrisch isolierenden Material 25 wie in 3E dargestellt abgezogen. Das Klebeband 21 kann Thermolöseeigenschaften aufweisen, die die Entfernung des Klebebands 21 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 21 von dem Träger 20 wird bei einer geeigneten Temperatur ausgeführt, die von den Thermolöseeigenschaften des Klebebands 21 abhängt und gewöhnlich höher als 150°C ist.
  • Nach dem Lösen des Trägers 20 und des Klebebands 21 bilden die aktiven Hauptoberflächen 23 der Halbleiterchips 10 und 22 sowie die untere Oberfläche des elektrisch isolierenden Materials 25 eine gemeinsame planare Oberfläche 26. Wie unten beschrieben kann eine Umverdrahtungsschicht auf die Oberfläche 26 aufgebracht werden.
  • Die 3E bis 3R zeigen in vergrößerter Ansicht einen Teil der elektrisch isolierenden Schicht 25, des Halbleiterchips 10 und der Umverdrahtungsschicht. In 3E wird dieser Teil durch gestrichelte Linien angezeigt.
  • Die Umverdrahtungsschicht kann über die gemeinsame planare Oberfläche 26 der Halbleiterchips 10, 22 und des elektrisch isolierenden Materials 25 gelegt werden. Dazu kann eine dielektrische Schicht 30 auf die Oberfläche 26 abgeschieden werden, wie in 3F gezeigt. Die dielektrische Schicht 30 kann auf verschiedenen Wegen hergestellt werden. Zum Beispiel kann die dielektrische Schicht 30 aus einer Gasphase oder aus einer Lösung abgeschieden oder auf die Oberfläche 26 auflaminiert werden. Ferner können Dünnfilmtechnologie-Verfahren oder ein Standard-PCB-Industrieprozessablauf zur Anbringung der dielektrischen Schicht 30 verwendet werden. Die dielektrische Schicht 30 kann aus einem Polymer, wie z.B. Parylen, Photoresistmaterial, Imid, Epoxid, Duroplast, Silikon, Silikonnitrid oder einem anorganischen keramikartigen Material, wie z.B. Silikon-Kohlenstoff-Verbindungen, hergestellt werden. Die Dicke der dielektrischen Schicht 30 kann bis zu 10 µm oder sogar mehr betragen.
  • Um elektrische Kontakte mit den in den Halbleiterchips 10 und 22 eingebetteten integrierten Schaltungen herzustellen, kann die dielektrische Schicht 30 wie in 3F gezeigt in Bereichen, wo die Kontaktstellen 24 angeordnet sind, geöffnet werden. Die Öffnungen 31 in der dielektrischen Schicht 30 können zum Beispiel durch Verwendung von photolithographischen Verfahren und/oder Ätzverfahren hergestellt werden.
  • Die dielektrische Schicht 30 kann auch weggelassen werden. In Fällen, bei denen Elektroden, in einer Ausführungsform Rückseitenelektroden, der Halbleiterchips 10 und 22 bis zu den Seitenoberflächen der Halbleiterchips 10 und 22 reichen, kann die dielektrische Schicht 30 Kurzschlüsse mit Metallschichten der Umverdrahtungsschicht verhindern.
  • Eine erste Metallschicht 11 wird über die dielektrische Schicht 30 gelegt. Die erste Metallschicht 11 bedeckt auch die Kontaktstellen 24, die von den Öffnungen 31 in der dielektrischen Schicht 30 freigelegt werden. Die erste Metallschicht 11 kann eine Dicke d1 aufweisen, die kleiner als 500 nm oder 450 nm oder 400 nm oder 350 nm oder 300 nm oder 250 nm oder 200 nm oder 150 nm sein kann. Die Dicke d1 der ersten Metallschicht 11 kann in Bereichen, wo sich die erste Metallschicht 11 seitlich zur Oberfläche 26 erstreckt, gemessen werden. Die Dicke d1 kann der Durchschnitt der Dickenwerte sein, die in diesem Bereich gemessen werden, oder kann der Höchstwert der Dickenwerte, die in diesem Bereich gemessen werden, sein. Die erste Metallschicht 11 kann zum Beispiel durch Sputtern, stromlose Abscheidung, Verdampfung oder eine beliebige andere geeignete Technik abgeschieden werden. Sputtern ist ein Prozess, bei dem kleine Teilchen, zum Beispiel Atome, durch Beschuss des Ziels mit energiereichen Teilchen, zum Beispiel Ionen, aus einem festen Zielmaterial ausgestoßen werden. Stromlose Abscheidung (auch als stromlose oder chemische oder autokatalytische oder nichtgalvanische Abscheidung bekannt) betrifft die Abscheidung von Metallteilchen aus einer Lösung auf eine Oberfläche, ohne externe Stromquellen zu verwenden. Das bedeutet, dass die die Metallteilchen enthaltende Lösung auf die mit dem Metall zu beschichtende Oberfläche aufgetragen wird und dass die Metallteilchen daraufhin an der Oberfläche haften, ohne dass externe Spannung an die Lösung und die Oberfläche angelegt werden muss. Verdampfen betrifft das Verdampfen eines Ausgangsmaterials in einem Vakuum. Das Vakuum ermöglicht es Dampfteilchen, sich direkt zu der zu bedeckenden Oberfläche zu bewegen, wo die Dampfteilchen zurück zu einem festen Aggregatzustand kondensieren.
  • Gemäß einer Ausführungsform kann die erste Metallschicht 11 aus zwei Dünnmetallschichten, die übereinander gestapelt werden, bestehen. Zuerst kann eine Schicht aus Titan, Titanwolfram, Chrom oder einem beliebigen anderen geeigneten Metall oder einer beliebigen anderen geeigneten Metalllegierung auf die oberen Oberflächen der dielektrischen Schicht 30 und der freigelegten Kontaktstellen 24 abgeschieden werden. Bei einer Ausführungsform kann diese Schicht eine Dicke von weniger als 100 nm und bei einer Ausführungsform von ungefähr 50 nm aufweisen. Die Funktion dieser Schicht kann darin liegen, die Haftung weiterer Metallschichten zu vermitteln und die Diffusion von Metallteilchen in die Halbleiterchips 10 und 22 zu verhindern. Eine weitere Metallschicht, zum Beispiel eine Kupferschicht, kann auf die Haftvermittler/Diffusionsgrenzschicht abgeschieden werden. Bei einer Ausführungsform kann diese Schicht eine Dicke von weniger als 200 nm und bei einer Ausführungsform von ungefähr 150 nm aufweisen. Die Funktion dieser Schicht kann darin liegen, ausreichende elektrische Leitfähigkeit bereitzustellen. Die Haftvermittler/Diffusionsgrenzschicht sowie die Schicht zur Bereitstellung elektrischer Leitfähigkeit können durch Sputtern, stromlose Abscheidung, Verdampfung oder eine beliebige andere geeignete Technik abgeschieden werden.
  • Eine Ätzresistschicht 33, zum Beispiel eine Photoresistschicht, kann oben auf die erste Metallschicht 11 aufgeschleudert werden. Durch die Bestrahlung mit einer geeigneten Wellenlänge durch eine Maske und darauffolgende Entwicklung wird die Ätzresistschicht 33 wie in 3H gezeigt selektiv entfernt. Statt Aufschleudern, Belichtung und Entwicklung kann die Ätzresistschicht 33 auch unter Einsatz von Drucktechniken abgeschieden werden.
  • Die Abschnitte der ersten Metallschicht 11, die nicht mit der Ätzresistschicht 33 bedeckt sind, können durch einen Ätzprozess entfernt werden, wodurch eine strukturierte erste Metallschicht wie in 3I gezeigt geschaffen wird. Besteht die erste Metallschicht 11 aus mehr als einer Metallschicht, zum Beispiel einer Haftvermittler/Diffusionsgrenzschicht und einer Schicht zur Bereitstellung elektrischer Leitfähigkeit, kann mehr als ein Ätzschritt benötigt werden, um die erste Metallschicht 11 zu entfernen.
  • Daraufhin wird die Ätzresistschicht 33 durch Verwendung eines geeigneten Lösemittels wie in 3J gezeigt abgelöst.
  • Oben auf die erste Metallschicht 11 und die anderen auf der Oberfläche 26 abgeschiedenen Schichten kann wie in 3K gezeigt eine dielektrische Schicht 12 abgeschieden werden und in Bereichen geöffnet werden, wo externe Kontaktstellen später angeordnet werden und wo sich Kontaktstellen 24 der Halbleiterchips 10 und 22 befinden, die nicht elektrisch mit der ersten Metallschicht 11 gekoppelt sind. Die dielektrische Schicht 12 kann durch Verwendung der gleichen oder ähnlichen Materialien und durch Verarbeiten wie oben in Verbindung mit der dielektrischen Schicht 30 beschrieben hergestellt werden.
  • Auf die obere Oberfläche der dielektrischen Schicht 12 und die darunter liegenden Oberflächen, die von den Öffnungen 35 in der dielektrischen Schicht 12 freigelegt sind, kann wie in 3L gezeigt eine Keimschicht 36 abgeschieden werden. Die Keimschicht 36 kann aus einem geeigneten Metall oder einer geeigneten Metalllegierung bestehen und eine Dicke von weniger als 300 nm aufweisen. Die Keimschicht 36 kann mittels ähnlicher oder gleicher Verfahren wie oben in Verbindung mit der ersten Metallschicht 11 beschrieben hergestellt werden. Beispielsweise kann die Keimschicht 36 aus einer Haftvermittler/Diffusionsgrenzschicht und einer Schicht zur Bereitstellung elektrischer Leitfähigkeit bestehen. Ferner kann die Keimschicht 36 unter Verwendung von Sputtern, stromloser Abscheidung, Verdampfung oder einer anderen geeigneten Technik abgeschieden werden.
  • Eine Galvano-Resistschicht 37, beispielsweise eine Photo-Resistschicht, kann oben auf die Keimschicht 36 aufgeschleudert werden. Durch Bestrahlung mit Licht mit einer geeigneten Wellenlänge durch eine Maske und darauffolgende Entwicklung wird die Galvano-Resistschicht 37 selektiv entfernt, wie in 3M gezeigt. Anstatt Aufschleudern, Belichtung und Entwicklung kann die Galvano-Resistschicht 37 auch unter Einsatz von Drucktechniken abgeschieden werden.
  • Danach können die Teile der Keimschicht 36, die nicht mit der Galvano-Resistschicht 37 bedeckt sind, durch galvanische Abscheidung einer weiteren Metallschicht 38 verstärkt werden, wie in 3N gezeigt. Während der galvanischen Abscheidung der Metallschicht 38 wird die Keimschicht 36 als eine Elektrode verwendet. Kupfer oder andere Metalle oder Metalllegierungen können in den unmaskierten Bereichen und bis zu der gewünschten Höhe, die größer als 2 µm oder 3 µm oder 4 µm oder 5 µm oder 6 µm oder 7 µm oder 8 µm oder 9 µm oder 10 µm sein kann, auf der Keimschicht 36 elektrochemisch abgeschieden werden. Weiterhin kann eine andere Metallschicht, beispielsweise eine Nickelschicht, galvanisch oben auf der Metallschicht 38 abgeschieden werden, um den Verbrauch von Kupfer der Metallschicht 38 durch Lötabscheidungen zu vermeiden, die später auf die Umverdrahtungsschicht aufgebracht werden können.
  • Nach dem Abscheiden der Metallschicht 38 wird die Galvano-Resistschicht 37 durch Verwendung eines entsprechenden Lösemittels abgelöst, wie in 30 gezeigt. Die nun freigelegten Teile der Keimschicht 36, die nicht mit der Metallschicht 38 bedeckt sind, können durch einen oder mehrere Ätzschritte entfernt werden, wodurch eine strukturierte Metallschicht entsteht, die aus der Keimschicht 36 und der Metallschicht 38 besteht, wie in 3P gezeigt. Diese Metallschicht, d.h. die Keimschicht 36 und die auf die Keimschicht 36 abgeschiedene Metallschicht 38, wird als die zweite Metallschicht 13 angesehen (vgl. 1 und 2D). Die Dicke d2 der zweiten Metallschicht kann größer als 4 µm oder 5 µm oder 6 µm oder 7 µm oder 8 µm oder 9 µm oder 10 µm sein. Weiterhin kann die Dicke d2 mindestens viermal oder fünfmal oder sechsmal oder siebenmal oder achtmal oder neunmal oder zehnmal größer als die Dicke d1 der ersten Metallschicht 11 sein. Die Dicke d2 der zweiten Metallschicht 13 kann in Bereichen, wo sich die zweite Metallschicht 13 seitlich zur Oberfläche 26 erstreckt, gemessen werden. Die Dicke d2 kann der Durchschnitt der Dickenwerte, die in diesem Bereich gemessen werden, oder kann der Höchstwert der Dickenwerte, die in diesem Bereich gemessen werden, sein.
  • Eine dielektrische Schicht 39 kann wie in 3Q gezeigt oben auf die zweite Metallschicht 13 abgeschieden werden und kann in Bereichen, wo externe Kontaktstellen 40 angeordnet sind, geöffnet sein. Die dielektrische Schicht 39 kann unter Verwendung der gleichen oder ähnlichen Materialien und Verarbeitungsschritte wie oben in Verbindung mit der dielektrischen Schicht 30 beschrieben hergestellt und strukturiert werden. Die externen Kontaktstellen 40 gestatten elektrischen Kontakt mit den Kontaktstellen 24 der Halbleiterchips 10 und 22 von außerhalb der Anordnungen 300. Einige der externen Kontaktstellen 40 sind freigelegte Oberflächen der zweiten Metallschicht 13, die direkt mit den Kontaktstellen 24 gekoppelt ist. Die anderen externen Kontaktstellen 40 sind über die erste Metallschicht 11 an die Kontaktstellen 24 gekoppelt. Im letzteren Fall weist die zweite Metallschicht 13, die im Bereich der externen Kontaktstellen 40 auf die ersten Metallschicht 11 abgeschieden ist, die Funktion einer Under-Bump-Metallisierung auf. Die Under-Bump-Metallisierung mit einer Dicke d2 ermöglicht es, Lötkugeln auf den externen Kontaktstellen 40 abzulegen. Die erste Metallschicht 11 allein kann eine Dicke aufweisen, die zu gering ist, um Lötkugeln anzubringen.
  • Lötabscheidungen 41 können auf die externen Kontaktstellen 40 abgelegt werden. Die Lötabscheidungen 41 können durch „Kugelplatzierung“ (englisch: ball placement) auf die externen Kontaktstellen 40 aufgebracht werden, bei der aus Lötmaterial bestehende vorgeformte Kugeln auf die externen Kontaktstellen 40 aufgebracht werden. Als Alternative zur „Kugelplatzierung“ können die Lötabscheidungen 41 zum Beispiel durch Schablonendruck mit einer Lötpaste, gefolgt von einem Wärmebehandlungsprozess, aufgebracht werden. Das Lötmaterial kann aus Metalllegierungen gebildet sein, die sich beispielsweise aus den folgenden Materialien zusammensetzen: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Die Lötabscheidungen 41 können zum elektrischen Koppeln der Anordnungen 300 mit anderen Komponenten, wie z.B. einer PCB, verwendet werden.
  • Wie in 3S dargestellt, werden die Anordnungen 300 (und die Halbleiterchips 10 und 22) durch Entfernen von Teilen der Umverdrahtungsschicht und des Einkapselungsmaterials 25, zum Beispiel durch Sägen, Schneiden, Fräsen, Ätzen oder einen Laserstrahl, voneinander getrennt.
  • Die durch das oben beschriebene Verfahren hergestellten Anordnungen 300 sind Kapselungen des Fan-out-Typs. Das elektrisch isolierende Material 25 ermöglicht es der Umverdrahtungsschicht, sich über den Umriss der Halbleiterchips 10 und 22 hinaus zu erstrecken. Die externen Kontaktstellen 40 müssen deshalb nicht innerhalb des Umrisses der Halbleiterchips 10 oder 22 angeordnet werden, sondern können über einen größeren Bereich verteilt werden. Der als Ergebnis der elektrisch isolierenden Schicht 25 verfügbare vergrößerte Bereich für die Anordnung der externen Kontaktstellen 40 bedeutet, dass die externen Kontaktstellen 40 nicht nur mit größerem Abstand voneinander angeordnet werden können, sondern dass die maximale Anzahl externer Kontaktstellen 40, die dort angeordnet werden können, im Vergleich zu der Situation, bei der alle externen Kontaktstellen 40 innerhalb des Umrisses der Halbleiterchips 10 und 22 angeordnet sind, gleichermaßen vergrößert ist. Als Alternative zu Kapselungen des Fan-out-Typs ist es ebenso möglich, das oben beschriebene Verfahren für die Herstellung von Kapselungen des Fan-in-Typs zu verwenden.
  • In den Bereichen, in denen die erste Metallschicht 11 mit dem dielektrischen Material 12 bedeckt ist, ist die Dicke d1 der ersten Metallschicht 11 viel geringer als die Dicke d2 der zweiten Metallschicht 13. Aufgrund der reduzierten Dicke d1 der ersten Metallschicht 11 sind die Herstellungskosten reduziert und der Herstellungsdurchsatz ist erhöht. Die reduzierte Dicke der erstem Metallschicht 11 führt auch zu einer reduzierten Dicke der dielektrischen Schicht 12, die die erste Metallschicht 11 bedeckt, und lässt damit auf eine niedrige Topologie der Umverdrahtungsschicht schließen, was den Herstellungsaufwand von Umverdrahtungsschichten, die mehr als eine Metallschicht enthalten, reduziert. Umverdrahtungsschichten, die zwei oder mehr übereinander gestapelte Metallschichten enthalten, sind bei komplexen Halbleiterchips von Interesse, zum Beispiel Basisbandchips für Mobiltelefone.
  • Es kann vorgesehen sein, dass die Leiterbahnen der ersten Metallschicht 11 für Bahnen mit niedriger Leistung und die Leiterbahnen der zweiten Metallschicht 13 für Bahnen mit hoher Leistung oder für hochleitfähige Bahnen verwendet werden. Ferner kann die erste Metallschicht 11 auch elektrische Masseschichten oder elektrische Schirmschichten enthalten.
  • Für den Fachmann ist es offensichtlich, dass die in 3S dargestellten Anordnungen 300 und ihre Herstellung wie oben beschrieben lediglich ein Ausführungsbeispiel sein sollen und viele Varianten möglich sind. Zum Beispiel können weitere Halbleiterchips oder passive Bauelemente in derselben Anordnung 300 enthalten sein. Die Halbleiterchips und passiven Bauelemente können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden. Ferner kann vorgesehen sein, dass die erste Metallschicht 11 gänzlich innerhalb der Umrisse der Halbleiterchips 10 und 22 angeordnet ist und sich nicht über diese Umrisse hinaus erstreckt. In diesem Fall kann die erste Metallschicht 11 zum Beispiel die Funktion einer Masseschicht aufweisen.
  • Ferner können die Anordnungen 300 mehr als zwei Metallschichten, zum Beispiel drei, vier oder fünf Metallschichten, die übereinander gestapelt sind, enthalten. In 4 ist eine Anordnung 400 im Querschnitt schematisch dargestellt, die der Anordnung 300 sehr ähnlich ist, aber drei Metallschichten statt zwei Metallschichten enthält. Die Anordnung 400 enthält eine dritte Metallschicht 50, die zwischen der ersten Metallschicht 11 und der zweiten Metallschicht 13 angeordnet ist. Die dritte Metallschicht 50 kann wie oben in Verbindung mit der ersten Metallschicht 11 beschrieben hergestellt werden und kann eine Dicke d3 aufweisen, die ähnlich der Dicke d1 der ersten Metallschicht 11 ist. Beispielsweise kann die dritte Metallschicht 50 eine Dicke d3 aufweisen, die kleiner als 500 nm oder 450 nm oder 400 nm oder 350 nm oder 300 nm oder 250 nm oder 200 nm oder 150 nm ist. Ferner kann die Dicke d2 der zweiten Metallschicht 13 mindestens viermal oder fünfmal oder sechsmal oder siebenmal oder achtmal oder neunmal oder zehnmal größer als die Dicke d3 der dritten Metallschicht 50 sein. Die dritte Metallschicht 50 kann mit einer dielektrischen Schicht 51 bedeckt sein, die der dielektrischen Schicht 12, die die erste Metallschicht 11 bedeckt, ähnelt.
  • In Bereichen, in denen die Lötabscheidungen 41 abgelegt sind, kann die erste Metallschicht 11 mit der dritten Metallschicht 50 und der zweiten Metallschicht 13 bedeckt sein. Die dritte Metallschicht 50 kann in Bereichen, in denen die Lötabscheidungen 41 abgelegt sind, mit der zweiten Metallschicht 13 bedeckt sein.
  • Die in 4 gezeigte Anordnung 400 enthält zwei dünne Metallschichten und eine dicke Metallschicht, die über die beiden dünnen Metallschichten gelegt wird. Andere Kombinationen aus dünnen und dicken Metallschichten sind ebenfalls möglich, es können zum Beispiel zwei dicke Metallschichten auf eine dünne Metallschicht gelegt werden. In einer anderen Ausführungsform können eine oder zwei dünne Metallschichten auf eine oder zwei dicke Metallschichten gestapelt werden, usw.
  • Eine weitere Variante der Anordnung 300 wird schematisch in 5 gezeigt. Die in 5 gezeigte Anordnung 500 enthält kein Einkapselungsmaterial, das den Halbleiterchip 10 einbettet. Daher wird die gesamte Umverdrahtungsschicht innerhalb des Umrisses des Halbleiterchips 10 gelegt. Die Anordnung 500 ist eine Kapselung auf Wafer-Ebene (WLP - Wafer Level Package) . Der Ausdruck „Kapselung auf Wafer-Ebene“ bezieht sich auf Halbleiterchips, die eine aktive Hauptoberfläche aufweisen, die auf Wafer-Ebene mit externen Kontaktelementen besetzt wurde, die erforderlich sind, um danach Kontakt mit einer PCB herzustellen. Die Halbleiterchips („Dies“) wurden erst nach der Aufbringung der Umverdrahtungsschicht und der externen Kontaktelemente vereinzelt. Nach der Vereinzelung kann eine WLP ohne signifikante weitere Verarbeitung der Hauptoberfläche auf eine PCB montiert werden. Bei einer Ausführungsform sind die Montage der WLPs auf einem Interposer oder einem Systemträger und das Kapseln der einzelnen WLPs mit einem Gussmaterial oder ähnlichem Material nicht mehr notwendig. WLPs unterscheiden sich deshalb durch kleine Größe, geringes Gewicht und niedrige Produktionskosten.
  • 6 zeigt schematisch ein System 600 im Querschnitt. Das System 600 enthält eine Platine 60, wie zum Beispiel eine PCB, und die auf der Platine 60 montierte Anordnung 300. Die Lötkugeln 41 der Anordnung 300 werden an Kontaktstellen 61 der Platine 60 angelötet.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann ein derartiges Merkmal oder eine derartige Ausführungsform außerdem mit einem oder mehreren anderen Merkmalen oder Ausführungsformen der anderen Implementierungen kombiniert werden, wie für eine beliebige gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. In dem Ausmaß, in dem die Begriffe „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, sollen solche Ausdrücke weiterhin auf eine Weise ähnlich dem Ausdruck „umfassen“ einschließend sein. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es versteht sich ebenfalls, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass sich tatsächliche Abmessungen von dem hierin Dargestellten wesentlich unterscheiden können.

Claims (10)

  1. Verfahren, umfassend: Bereitstellen eines Halbleiterchips (10) mit mindestens einer Kontaktstelle (24) auf einer aktiven Hauptoberfläche (23) des Halbleiterchips (10); Platzieren des Halbleiterchips (10) über einem Träger (20), so dass die Kontaktstelle (24) dem Träger (20) zugewandt ist; Aufbringen eines Einkapselungsmaterials (25) auf den Halbleiterchip (10), so dass eine der aktiven Hauptoberfläche (23) gegenüberliegende Hauptoberfläche des Halbleiterchips (10) sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips (10) von dem Einkapselungsmaterial (25) bedeckt sind; Entfernen des Trägers (20), wobei die aktive Hauptoberfläche (23) des Halbleiterchips (10) und das Einkapselungsmaterial (25) nach dem Entfernen des Trägers (20) eine gemeinsame planare Oberfläche (26) ausbilden; Aufbringen einer ersten Metallschicht (11) über der aktiven Hauptoberfläche (23) des ersten Halbleiterchips (10), wobei die erste Metallschicht (11) eine erste Dicke aufweist; Aufbringen einer dielektrischen Schicht (12) auf die erste Metallschicht (11); und Aufbringen einer zweiten Metallschicht (13) auf die dielektrische Schicht (12), wobei die zweite Metallschicht (13) eine zweite Dicke aufweist, die mindestens viermal größer als die erste Dicke ist, wobei ein erster Abschnitt der zweiten Metallschicht (13) direkt auf die erste Metallschicht (11) gelegt wird, wobei Lötmaterial (41) auf den ersten Abschnitt der zweiten Metallschicht (13) abgeschieden wird.
  2. Verfahren nach Anspruch 1, wobei die erste Dicke kleiner als 300 nm ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die zweite Dicke größer als 4 µm ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht (11) durch Sputtern, Aufdampfen oder stromlose Abscheidung hergestellt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Metallschicht (13) durch galvanische Abscheidung hergestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein zweiter Halbleiterchip (22) in dem Einkapselungsmaterial (25) eingebettet wird.
  7. Verfahren nach Anspruch 6, wobei der erste und zweite Halbleiterchip (10, 22) voneinander getrennt werden, indem das Einkapselungsmaterial (25) nach dem Aufbringen der zweiten Metallschicht (13) teilweise entfernt wird.
  8. Verfahren, umfassend: Bereitstellen eines Halbleiterchips (10) mit mindestens einer Kontaktstelle (24) auf einer aktiven Hauptoberfläche (23) des Halbleiterchips (10); Platzieren des Halbleiterchips (10) über einem Träger (20), so dass die Kontaktstelle (24) dem Träger (20) zugewandt ist; Aufbringen eines Einkapselungsmaterials (25) auf den Halbleiterchip (10), so dass eine der aktiven Hauptoberfläche (23) gegenüberliegende Hauptoberfläche des Halbleiterchips (10) sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips (10) von dem Einkapselungsmaterial (25) bedeckt sind; Entfernen des Trägers (20), wobei die aktive Hauptoberfläche (23) des Halbleiterchips (10) und das Einkapselungsmaterial (25) nach dem Entfernen des Trägers (20) eine gemeinsame planare Oberfläche (26) ausbilden; Abscheiden einer ersten Metallschicht (11) über der aktiven Hauptoberfläche (23) des ersten Halbleiterchips (10) durch Sputtern, Aufdampfen oder stromlose Abscheidung; Abscheiden einer dielektrischen Schicht (12) direkt auf die erste Metallschicht (11); und Abscheiden einer zweiten Metallschicht (13) auf die dielektrische Schicht (12) durch galvanische Abscheidung.
  9. Verfahren nach Anspruch 8, wobei die erste Metallschicht (11) eine erste Dicke aufweist und die zweite Metallschicht (13) eine zweite Dicke, die mindestens viermal größer als die erste Dicke ist, aufweist.
  10. Verfahren, umfassend: Bereitstellen eines Halbleiterchips (10) mit mindestens einer Kontaktstelle (24) auf einer aktiven Hauptoberfläche (23) des Halbleiterchips (10); Platzieren des Halbleiterchips (10) über einem Träger (20), so dass die Kontaktstelle (24) dem Träger (20) zugewandt ist; Aufbringen eines Einkapselungsmaterials (25) auf den Halbleiterchip (10), so dass eine der aktiven Hauptoberfläche (23) gegenüberliegende Hauptoberfläche des Halbleiterchips (10) sowie zwischen den beiden Hauptoberflächen verlaufende Seitenflächen des Halbleiterchips (10) von dem Einkapselungsmaterial (25) bedeckt sind; Entfernen des Trägers (20), wobei die aktive Hauptoberfläche (23) des Halbleiterchips (10) und das Einkapselungsmaterial (25) nach dem Entfernen des Trägers (20) eine gemeinsame planare Oberfläche (26) ausbilden; Aufbringen einer ersten Metallschicht (11) über der aktiven Hauptoberfläche (23) des ersten Halbleiterchips (10), wobei die erste Metallschicht (11) eine erste Dicke aufweist; Aufbringen einer dielektrischen Schicht (12) auf die erste Metallschicht (11); und Aufbringen einer zweiten Metallschicht (13) auf die dielektrische Schicht (12) und ausschließlich über der aktiven Hauptoberfläche (23) des ersten Halbleiterchips (10), wobei die zweite Metallschicht (13) eine zweite Dicke aufweist, die mindestens viermal größer als die erste Dicke ist.
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