DE102005055280B3 - Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements - Google Patents
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Abstract
Die Erfindung betrifft ein Verbindungselement (1) zwischen einem Halbleiterchip (5) eines Halbleiterwafers und einem Schaltungsträger (7) sowie ein Verfahren zur Herstellung und Verwendung des Verbindungselements (1). Derartige Verbindungselemente (1) sind zwischen Kontaktflächen (4) eines Halbleiterchips (5) aus einem Halbleiterwafer und Kontaktanschlussflächen (6) eines Schaltungsträgers (7) angeordnet. Die Kontaktflächen (4) auf dem Halbleiterchip (5) bzw. dem Halbleiterwafer sind in Vertiefungen (8) einer Oberseite (9) einer isolierenden Abdeckschicht (10) angeordnet und frei zugänglich. Die Verbindungselemente (1) weisen in einem ersten Metallbereich (12) eine Pilzform (11) mit einer Pilzhaube (13) auf. Auf der Pilzhaube (13) des ersten Metallbereichs (12) ist ein zweiter Metallbereich (16) angeordnet, der hochschmelzende intermetallische Phasen (17) aus Metallen eines Lotmaterials (18) und dem Metall (19) der Kontaktanschlussflächen (6) des Schaltungsträgers (7) aufweist.
Description
- Die Erfindung betrifft ein Verbindungselement zwischen einem Halbleiterchip eines Halbleiterwafers für Halbleiterbauelemente und einem Schaltungsträger, sowie ein Verfahren zur Herstellung und Verwendung des Verbindungselements. Die Miniaturisierung von diskreten Halbleiterbauelementen, wie Dioden und Transistoren, sowie der Preisdruck auf derartige standardisierte Halbleiterbauelemente erfordern ständig neue und überarbeitete Lösungen für den Gehäuseaufbau.
- Beim Gehäuseaufbau wird zwischen Gehäusen unterschieden, die auf einem Flachleiterrahmen basieren, wie zum Beispiel den SOT-, SOD-, SC-, und/oder TSFP-Gehäusen und die nicht auf einem Flachleiterrahmen basieren, den sogenannten flachleiterfreien Gehäusen, wie beispielsweise den BGA-Gehäusen (ball grid array-Gehäusen) oder den TSLP-Gehäusen. Diese aktuellen Lösungen zur Bereitstellung von Gehäuseaufbauten für Halbleiterbauelemente haben den Nachteil, dass sie auf Prozessen, wie dem Diebonden und dem Drahtbonden basieren, wobei nachteilig die Notwendigkeit besteht, entsprechende Halbleiterchipanschlussflächen für das Aufbringen der Halbleiterchips und entsprechende Kontaktanschlussflächen für das Anbringen der Bonddrähte auf einem Schaltungsträger zur Verfügung zu stellen.
- Diese Komponenten vermindern die Möglichkeit die Gehäuse in Bezug auf eine Miniaturisierung zu verbessern. So kann die Gehäusehöhe nicht beliebig vermindert werden, da die Dicke der Kontaktanschlussflächen bzw. die Dicke der Halbleiterchipkontaktflächen und die Dicke des Halbleiterchips, sowie die Bonddrahtschleifenhöhe und die Höhe der Kunststoffgehäusemasse zum Einbetten der Bonddrähte zu berücksichtigen sind.
- Bei der Miniaturisierung der lateralen Abmessungen sind den Halbleiterbauelementen Grenzen gesetzt, da ausreichend Platz für die Toleranzen des Halbleiterchipbondens, für die Toleranzen der Längen der Bonddrähte und für die Toleranzen der Wandstärken der Pressmassen zu berücksichtigen sind. Dadurch ist vor allem bei diskreten Halbleiterbauteilen die Miniaturisierungsmöglichkeit bei Abmessungen unter einem halben Millimeter in Bezug auf Länge, Breite und Höhe des gehäusten Halbleiterbauelementes erschöpft.
- Aus der Druckschrift
US 6,197,613 B1 ist ein Verfahren zum Bilden eines Gehäuses auf Halbleiterwaferbasis bekannt, bei dem zunächst ein Siliziumwafer bereitgestellt wird, der eine Vielzahl von integrierten Schaltungschips, die auf der Oberseite des Halbleiterwafers gebildet sind, aufweist. Jedes dieser integrierten Schaltungschips hat mehrere auf dem Umfang verteilte E/A-Kontaktflächen, die in einer isolierenden Schicht angeordnet sind. Diese Kontaktflächen sind über Durchkontakte durch eine elastische Schicht und über Leiterbahnen auf der elastischen Schicht mit Lotkugeln als Flipchip-Kontakte elektrisch verbunden. Die mit diesem Verfahren hergestellten Halbleiterbauelemente in der Größenordnung von Halbleiterchips haben den Nachteil, dass ihre Gehäusehöhe durch den Lotball und die darunter angeordnete elastische Schicht nicht beliebig vermindert werden kann. - Aus der Druckschrift
US 6,518,097 B2 ist ein Verfahren zum Herstellen von Flipchip-Gehäusen auf Halbleiterwaferbasis un ter Verwendung eines anisotrop leitenden Klebstoffs bekannt. Dazu wird ein lotmaterialfreier Bondhügel, wie ein Bondhügel aus Gold auf den Kontaktflächen jedes Halbleiterchips eines Halbleiterwafers hergestellt. Eine anisotrop leitfähige, haftende Lösung oder ein Film wird auf dem Wafer angeordnet, und anschließend wird der Halbleiterwafer in einzelne Halbleiterchips getrennt. - Jeder der Halbleiterchips wird mechanisch oder elektrisch mit einem Substrat über den anisotrop leitenden Klebstoff verbunden. Dieses Verfahren hat den Nachteil, dass Verbindungselemente gebildet werden, die nicht lösbar mit einem Substrat verbunden werden können. Darüber hinaus hat das Verfahren den Nachteil, dass zur Verbindung der Bondhügel mit einem Substrat ein spezieller, anisotrop leitender Klebstoff bzw. eine anisotrop leitende Folie erforderlich ist, welche sowohl die Verfahrenskosten, als auch die Verwendbarkeit eines derartigen Halbleiterbauteilgehäuses für diskrete Halbleiterbauelemente einschränkt.
- Aus der JP 2-232928 A, der JP 6-132291 A und der
US 3,821,785 sind pilzförmige Verbindungselemente bekannt, über die ein Halbleiterbauteil auf Kontaktanschlussflächen eines Schaltungsträgers gelötet werden kann. - Verbindungselemente, die beim Aufschmelzen mit Material der Kontaktfläche von Halbleiterbauelementen, auf denen sie aufgebracht sind, intermetallische Phasen bilden, sind aus der WO 01/91176 A2, der
EP 1 223 613 A2 und derUS 5,470,787 A bekannt. - Aus der
US 6,800,169 B2 sind Verbindungselemente bekannt, deren Material zusammen mit Lot hochschmelzende intermetallische Phasen ausbildet. - Eine weitere bekannte Technik besteht darin, Bauteilhöhen zu minimieren, in dem Flipchipkontakte auf den Kontaktflächen in Form von Lotbällen aus bleifreiem Lotmaterial angeordnet werden, dazu wird das sonst übliche Blei durch Silber in einem Zinnlot ersetzt. Derartige Lotbälle haben den Nachteil, dass sie mit dem Material der Kontaktflächen, die üblicherweise aus Aluminium sind, reagieren und verspröden, so dass die mit derartigen Verbindungselementen ausgestatteten Halbleiterbauelemente bei thermischen Zyklentests frühzeitig versagen. Aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten der Halbleiterchips und der Schaltungsträger geraten die Verbindungselemente während der Temperatur-Wechselbelastungen unter starke Schub- und Scherspannungen. Diese mechanischen Belastungen der bleifreien Verbindungselemente führen zu bleibenden Schädigungen bis hin zur Rissbildung.
- Zusätzlich kann ein Einlegieren und/oder ein Eindiffundieren von Materialien der Kontaktflächen in das Lotmaterial, zu einem Verspröden im kritischen Übergangsbereich von den Kontaktflächen der Halbleiterchips zu den Verbindungselementmaterialen führen. Unter Elektromigrationsbelastungen besteht darüber hinaus die Gefahr, dass eine Aluminium-Metallisierung der Kontaktflächen des Halbleiterchips in das Lotmaterial eindringt und der elektrische Widerstand des Verbindungselementes sprunghaft ansteigt.
- Aufgabe der Erfindung ist es, die Nachteile im Stand der Technik zu überwinden und ein Verbindungselement anzugeben, das für Gehäuse auf Halbleiterchipbasis einsetzbar ist, die Verfahrenskosten reduziert und weiter verminderte Abmessungen für diskrete Halbleiterbauelemente zulässt, so dass die Gesamtabmessungen des Halbleiterbauelementes die Abmessungen eines Halbleiterchips für diskrete Halbleiterbauelemente nur unwesentlich vergrößert. Ferner ist es Aufgabe der Erfindung die Zuverlässigkeit und die Lebensdauer von bleifreien Verbindungselementen zu erhöhen.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß werden Verbindungselemente für ein Halbleiterbauelement geschaffen, wobei die Verbindungselemente zwischen Kontaktflächen eines Halbleiterchips aus einem Halbleiterwafer und Kontaktanschlussflächen eines Schaltungsträgers angeordnet sind. Die Kontaktflächen auf dem Halbleiterchip bzw. dem Halbleiterwafer sind in Vertiefungen einer Oberseite einer isolierenden Abdeckschicht angeordnet und frei zugänglich. Die Verbindungselemente weisen eine Pilzform aus einem ersten Metallbereich des Verbindungselementes auf.
- Dieser erste Metallbereich füllt die Vertiefungen in der Abdeckschicht auf und seine Pilzhaube erstreckt sich über die jeweilige Vertiefung hinaus auf Bereiche der Ränder der Vertiefungen auf der Abdeckschicht. Ferner kann der erste Metallbereich, vorzugsweise aus Kupfer oder einer Kupferlegierung beliebig verlängert werden, indem zusätzlich auf der Abdeckschicht eine strukturierte Photolackschicht angeordnet wird, die jeweilige Vertiefungen an gleichen Positionen aufweist, und nach dem Abscheiden des ersten Metallbereichs entfernt wird. Damit können Verbindungselemente geschaffen werden, die über die Abdeckschicht hinausragen und einen Pilzstiel mit einer Pilzhaube aufweisen. Auf dem Pilzkopf bzw. der Pilzhaube wird ein zweiter Metallbereich angeordnet, der hochschmelzende intermetallische Phasen aus Metallen eines Lotmaterials und aus dem Metall der Kontaktanschlussflächen des Schaltungsträgers aufweist.
- Dieses Verbindungselement hat den Vorteil, dass nach dem Verbinden des Halbleiterchips mit dem Schaltungsträger über die Verbindungselemente diese Verbindung einer höheren Prozesstemperatur standhalten kann als der Temperatur, bei welcher der zweite Metallbereich mit den Kontaktanschlussflächen des Schaltungsträgers verbunden wurde.
- Ein weiterer Vorteil liegt in der Form des ersten Materialbereichs, der mit den Kontaktflächen des Halbleiterchips in Berührung steht. Diese Pilzform garantiert, dass das zweite Material vor dem Material der Kontaktflächen des Halbleiter chips geschützt ist. Zumal das erste Metallmaterial mit seiner Pilzform die Vertiefungen, in denen sich die Kontaktflächen befinden, vorzugsweise vollständig abdeckt und zusätzlich noch über die Randbereiche der Vertiefungen hinauskragt. Damit ist es praktisch nicht möglich, dass das Kontaktmaterial der Kontaktflächen bis zu dem intermetallische Phasen bildenden Lotmaterial vordringt. Dieser erste Metallbereich bleibt folglich duktil und kann Scherspannungen, wie sie üblicherweise bei Temperaturwechselbelastungen bei unterschiedlichen Ausdehnungskoeffizienten zwischen Halbleiterchip und Schaltungsträger auftreten, dämpfen, ohne dass eine Delamination des ersten Metalls von dem Metall oder Material der Kontaktanschlussfläche auftritt.
- Ein weiterer Vorteil dieser pilzförmigen Ausbildung des ersten Metallbereichs liegt darin, dass das Lotmaterial, das anschließend auf diesem Pilzkopf aufgebracht wird, nicht auf die Unterseite des Pilzkopfes und in die Vertiefung eindringen kann, so dass intermetallische Phasen zwischen dem Kontaktflächenmaterial und dem zweiten Metallbereich nicht ausgebildet werden können. Somit dichtet der erste Metallbereich die Vertiefung in der Abdeckschicht vorzugsweise vollständig ab und sorgt gleichzeitig durch die Ausbildung einer überkragenden Pilzhaube dafür, dass das noch aufzubringende Lotmaterial für den zweiten Metallbereich sich nicht mit dem Kontaktflächenmaterial mischen kann.
- Ein nächster Vorteil dieser Lösung ist darin zu sehen, dass das Lotvolumen des zweiten Metallbereichs auf dem ersten pilzförmigen Metallbereich so weit reduziert werden kann, dass eine vollständige Durchmischung des Lotmaterials mit dem Metall der Kontaktanschlussfläche des Trägermaterials möglich ist und somit eine isotherme Erstarrung erfolgt. Dabei bilden sich neue intermetallische Phasen zwischen dem Lotmaterial und dem Material der Kontaktanschlussfläche, welches die Temperaturfestigkeit dieser Lötverbindung bis auf 450°C beispielsweise steigert, obgleich die Löttemperatur bei etwa 250°C liegen kann. Damit wird gewährleistet, dass bei nachfolgenden Lötprozessen, beispielsweise des Halbleiterbauteils auf eine übergeordnete Schaltungsplatine, kein Aufschmelzen des erfindungsgemäßen Verbindungselements zwischen Halbleiterchip und Schaltungsträger verursacht werden kann. Darüber hinaus werden die weiteren nachfolgenden Vorteile mit dem erfindungsgemäßen Verbindungselement erreicht:
- 1. Das Verbindungselement kann in vorteilhafter Weise bleihaltige und/oder bleifreie Lote aufweisen und zeigt für beide Lottypen eine hohe Benetzbarkeit der Kontaktanschlussflächen des Schaltungsträgers.
- 2. Die Wiederaufschmelztemperatur liegt aufgrund der ausgebildeten intermetallischen Phasen bei über 400°C.
- 3. Bei thermischen Belastungen treten nur minimale plastische Deformationen auf.
- 4. Die Benetzbarkeit des ersten Metallbereichs durch das Lötmaterial sorgt für ein selektives Aufbringen des Lotmaterials und begrenzt eine Abscheidung des Lotmaterials auf die Pilzhaube und verhindert somit ein Weiterkriechen des Lotmaterials, ohne dass eine Extra-Lötstopplackschicht vorgesehen werden muss.
- 5. Die Stabilität unter thermischer Wechselbelastung und die Migrationsfestigkeit sind erhöht, da ein Eindringen von beispielsweise einem Aluminiummaterial der Kontakt flächen des Halbleiterchips in das Lot durch die Pilzform verhindert wird.
- 6. Mit dieser Technik kann gegenüber den bisherigen Verfahren, die mit Lotkugeln als Flipchip-Kontakte arbeiten, eine deutliche Kostenreduzierung bei der Fertigung erreicht werden, da die aufwändige Ausrichtung von Lotkugelmatrizen vollständig entfällt.
- Die Kontaktflächen des Halbleiterchips oder des Halbleiterwafers weisen vorzugsweise Nickel und/oder Aluminium und/oder Gold auf. Am weitesten verbreitet für Halbleiterchips sind Kontaktflächen aus Aluminium. Für hochwertige HF-Bautelemente wird auch Gold eingesetzt wegen des geringeren Kontaktübergangswiderstands und Nickel wird dann verwendet, wenn beispielsweise für ein erfindungsgemäßes Verbindungselement der erste Metallbereich Nickel aufweisen soll.
- In einer bevorzugten Ausführungsform der Erfindung ist der erste Metallbereich der Verbindungselemente auf einem Wurzelbereich der Pilzform aus einer Nickelschicht auf den Kontaktflächen angeordnet. Die diffusionshemmende Nickelschicht besteht aus einem galvanisch oder chemisch abgeschiedenen Nickel. Nickel hat den Vorzug, dass es einerseits auf einer Halbleiteroberfläche wie Silizium gut haftet, aber auch auf aluminium- oder goldhaltigen Kontaktanschlussflächen problemlos abgeschieden werden kann und eine Diffusionsbarriere bildet.
- Beim galvanischen oder auch beim durch Ionenaustausch bestimmten chemischen Abscheiden auf einer metallischen oder halbleitenden Kontaktfläche oder einer Nickelschicht kann die Abscheidung des ersten Materialbereichs, vorzugsweise aus Kupfer oder einer Kupferlegierung über die Öffnung in der Abdeckschicht hinaus wachsen und eine Pilzhaube ausbilden, die in ihrer flächigen Erstreckung größer ist als die Öffnung in der Abdeckschicht oder einer die Abdeckschicht verdickenden Photolackschicht. Vorzugsweise kann diese Auskragung durch das Verhältnis der flächigen Erstreckung FH der Pilzhaube des ersten Metallbereichs in Bezug auf die flächige Erstreckung FK der Kontaktfläche in der Vertiefung der Abdeckschicht ausgedrückt werden. Ein bevorzugter Bereich dieses Verhältnisses der flächigen Erstreckung FH/FK liegt bei 1,05 ≤ FH/FK ≤ 1,5. Dabei ist die Dicke d1 in Mikrometern des ersten Metallbereichs vorzugsweise 2 μm ≤ d1 ≤ 15 μm. Diese Dicke d1 hängt einerseits davon ab, welche Endhöhe das Verbindungselement erreichen soll und zum zweiten hängt sie davon ab, welche Dicke d3 die Abdeckschicht in Verbindung mit einer entfernbaren Photolackschicht bereits aufweist.
- Ist diese Abdeckschicht lediglich eine Passivierungsschicht aus Siliziumnitrid, so sind dort Dicken d3 bis zu 1 μm zu erwarten, so dass sich bereits bei einer Abscheidungsdicke d1 von 2 μm des ersten Metallbereichs eine Pilzhaube ausbildet. Ist die Abdeckschicht jedoch durch eine Polyamidschicht oder durch eine Photolackschicht verstärkt, so können Dicken d3 über 20 μm erreicht werden. Um die Vertiefung bzw. die Öffnung in einer derart verstärkten Abdeckschicht mit dem Material des ersten Materialbereichs vorzugsweise aus Kupfer oder einer Kupferlegierung aufzufüllen und gleichzeitig noch eine Pilzhaube zu bilden, ist eine größere Dicke d1 vorteilhaft.
- In einer weiteren bevorzugten Ausführungsform der Erfindung ist es vorgesehen, dass die Kontaktanschlussflächen des Schaltungsträgers Kupfer oder eine Kupferlegierung aufweisen. Dieses hat den Vorteil, dass Lotmaterialien auf Zinnbasis mit dem Kupfer der Kontaktanschlussflächen intermetallische Phasen bilden, die eine höhere Temperaturfestigkeit des zweiten Metallbereichs sicherstellen. Dabei bildet sich im zweiten Metallbereich im Grenzbereich zwischen dem ersten Metallbereich und dem zweiten Metallbereich die intermetallische Phase (Cu, Ni)6Sn5 eines zinnhaltigen Lotmaterialgemisches aus. Je weiter sich der zweite Metallbereich von dieser Grenzfläche zwischen dem ersten Metallbereich und dem zweiten Metallbereich entfernt, umso größer wird der Anteil an Kupfer von der kupferhaltigen Kontaktanschlussfläche des Schaltungsträgers in den intermetallischen Phasen.
- Somit bildet sich in einem Mittenbereich zwischen dem ersten Metallbereich und dem zweiten Metallbereich eine intermetallische Phase Cu6Sn5 aus, die in diesem Mittenbereich am häufigsten nachgewiesen werden kann. In der Nähe des Grenzbereiches zwischen dem zweiten Metallbereich und der kupferhaltigen Kontaktanschlussfläche bildet sich schließlich die intermetallische Phase Cu3Sn aus, die nun den höchsten Anteil an Kupferatomen aufweist.
- Vorzugsweise wird für den zweiten Metallbereich ein zinnhaltiges bleifreies Lotmaterialgemisch, das SnAg-Lotmaterial aufweist, eingesetzt. Auch sind Lotmaterialgemische aus SnAg-Cu möglich, um das Ausbilden intermetallischer Phasen zu beschleunigen. Gleichzeitig wird die Dicke d2 des zweiten Metallbereichs so abgestimmt, dass eine vollständige Durchdringung dieses zweiten Metallbereichs mit intermetallischen Phasen in einer angemessenen Diffusionszeit möglich ist. Ein bevorzugter Bereich der Dicke d2 des zweiten Metallbereichs liegt bei 5 μm ≤ d2 30 μm.
- In Zusammenschau mit der Dicke d1 des ersten Metallbereichs ergibt sich der Vorteil dieser Erfindung, dass sowohl Verbindungselemente einer minimalen Dicke von unter 10 μm darstellbar sind als auch Verbindungselemente, die eine Höhe von über 50 μm überbrücken können. Derartige Verbindungselemente werden vorzugsweise für Halbleiterbauelemente mit Verdrahtungssubstrat als Schaltungsträger eingesetzt, wobei die Halbleiterchips mit den Verbindungselementen in Flipchip-Technik auf den Kontaktanschlussflächen einer Verdrahtungsstruktur auf einer Oberseite des Verdrahtungssubstrats oberflächenmontiert sind. Über die Verdrahtungsstruktur und über Durchkontakte durch das Verdrahtungssubstrat sind diese Verbindungselemente bzw. die Kontaktflächen des Halbleiterchips elektrisch mit Außenkontaktflächen, auf denen Aaßenkontakte montiert sind, verbunden.
- Da sowohl der erste Metallbereich als auch der zweite Metallbereich chemisch oder galvanisch auf einem Halbleiterwafer abgeschieden werden können, ist es möglich, eine Vielzahl von Halbleiterchips gleichzeitig in einem Parallelverfahren mit derartigen Verbindungselementen auszustatten. Deshalb werden vorzugsweise diese Verbindungselemente für diskrete Halbleiterdioden, diskrete Halbleitertransistoren, Leuchtdioden und/oder Hochfrequenztransistoren eingesetzt.
- In einer bevorzugten Ausführungsform der Erfindung sind die Außenabmessungen des Halbleiterbauelements in Länge × Breite × Höhe (LBH) kleiner gleich 1,0 mm × 0.6 mm × 0,4 mm und vorzugsweise kleiner gleich 0,6 mm × 0.3 mm × 0,4 mm. Da von diesen Halbleiterbauelementen mit minimalen Abmessungen eine unübersehbare Zahl von erfindungsgemäßen Verbindungselementen auf einem Halbleiterchip abgeschieden werden, lässt sich der Vorteil dieser Verbindungselemente gegenüber Lotkugeln herkömmlicher Flipchip-Technologie deutlich erkennen.
- Ein Verfahren zur Herstellung eines Halbleiterwafers mit Verbindungselementen für mehrere in Zeilen und Spalten auf dem Halbleiterwafer angeordnete Halbleiterchippositionen mit oberflächenmontierbaren Verbindungselementen weist die nachfolgenden Verfahrensschritte auf. Zunächst werden auf dem Halbleiterwafer Halbleiterchipstrukturen für entsprechende Halbleiterbauelemente in entsprechenden Halbleiterbauteilpositionen hergestellt, die Kontaktflächen aufweisen, welche in Vertiefungen einer Abdeckschicht angeordnet sind.
- Anschließend erfolgt ein selektives galvanisches Abscheiden eines ersten Metalls auf den Kontaktflächen unter Ausbildung einer Pilzform, welche die Vertiefungen in der Abdeckschicht auffüllt und sich mit einer Pilzhaube über die jeweilige Vertiefung hinaus über Bereiche der Ränder der Vertiefungen der Abdeckschicht erstreckt. Danach wird selektiv ein zweites Metall auf die Pilzhaube aufgebracht, das ein bleifreies Lotmaterial aufweist, das mit dem Metall der Kontaktanschlussflächen des Schaltungsträgers intermetallische Phasen ausbilden kann. Wie oben bereits erwähnt, lässt sich somit eine Vielzahl von Verbindungselementen auf einem Halbleiterwafer vorbereiten. Dabei können diese Verbindungselemente je nach Zwischenraum zwischen dem Halbleiterchip und dem Schaltungsträger einen Abstand zwischen 5 μm und 80 μm überbrücken.
- Auch diese Variabilität ist mit herkömmlichen Lotkugeln für Flipchip-Kontakte nicht erreichbar. Um aus einem derartigen Halbleiterwafer geeignete Halbleiterchips herzustellen, können Standardtechnologien eingesetzt werden, es sei denn, die Halbleiterchips sollen noch zusätzlich gedünnt werden. In diesem Fall wird eine Technologie eingesetzt, die sich DBG nennt (dicing before grinding). Diese Technologie des Dünnens des Halbleiterwafers unter gleichzeitigem Trennen des Halbleiterwafers in einzelne Halbleiterchips ist besonders dann von Vorteil, wenn die oben erwähnten minimalen Abmessungen pro Halbleiterchip erreicht werden sollen.
- Um nun Halbleiterbauteile aus diesen Halbleiterchips herzustellen, wird ein Verdrahtungssubstrat mit einer Vielzahl von Schaltungsträgerpositionen mit Halbleiterbauteilpositionen bereitgestellt, wobei in jeder der Schaltungsträgerpositionen eine Verdrahtungsstruktur angeordnet ist, die Kontaktanschlussflächen aufweist, die in Anordnung und Größe den Verbindungselementen auf dem Halbleiterchip angepasst sind. Somit kann der Halbleiterchip direkt mit seinen erfindungsgemäßen Verbindungselementen in den Schaltungsträgerpositionen des Verdrahtungssubstrats für mehrere Halbleiterbauelemente aufgelötet werden, wobei sich die oben erwähnten intermetallischen Phasen ausbilden, die eine höhere Prozesstemperatursicherheit für nachfolgende Verarbeitungsprozesse liefern. Nach dem Aufbringen der Halbleiterchips auf den Schaltungsträgerpositionen kann die Oberseite des Verdrahtungssubstrats mit einer Vielzahl von Halbleiterbauteilpositionen in einer Kunststoffgehäusemasse verpackt werden und anschließend kann dann das Verdrahtungssubstrat in einzelne Halbleiterbauelemente mit den erfindungsgemäßen Verbindungselementen getrennt werden.
- Neben dem obigen Vorteil einer kostengünstigeren Fertigung von einer Vielzahl von Verbindungselementen hat dieses Verfahren auch den Vorteil, dass damit Halbleiterbauelemente hergestellt werden können, die eine minimale Höhe aufweisen und dennoch für die Oberflächenmontage auf übergeordneten Schaltungsträgern ausreichend große Lotbälle auf der Unterseite des Schaltungsträgers zur Verfügung stellen können. Durch das Verdrahtungssubstrat bzw. die Verdrahtungsstruktur wird sichergestellt, dass die Schrittweite, welche die Verbindungselemente zwischen dem Halbleiterchip und dem Schaltungsträger vorgeben, für die Schrittweite der endgültigen Außenkontakte des Halbleiterbauteils nicht bindend sind.
- Vorzugsweise wird bei diesem Verfahren als erstes Nickel als Diffusionsbarriere auf den Kontaktflächen abgeschieden. Danach erfolgt die Abscheidung von Kupfer oder einer Kupferlegierung als erster Materialbereich, wobei als Abscheideverfahren entweder eine stromlose Metallabscheidung oder eine galvanische Metallabscheidung eingesetzt werden kann. Das zweite Metall kann ebenfalls selektiv abgeschieden werden, wobei vorzugsweise ein SnAg-Lotgemisch auf der Pilzhaube des ersten Metallbereichs mittels einer stromlosen Metallabscheidung oder einer galvanischen Metallabscheidung erfolgt. Bei diesen Metallabscheidevorgängen entsteht in paralleler Weise eine Vielzahl von Verbindungselementen aus den beiden Metallbereichen, wenn als Ausgang ein Halbleiterwafer eingesetzt wird, und es können natürlich auch auf großen Halbleiterchips eine Vielzahl von Verbindungselementen für jeden großflächigen Halbleiterchip einzeln hergestellt werden.
- Eine Alternative zum Aufbringen des zweiten Metalls aus einem SnAg-Lotgemisch kann eine selektive Drucktechnik, wie eine Strahldrucktechnik, sein, die ähnlich arbeitet wie eine Tintenstrahldrucktechnik, jedoch müssen für eine derartige Technik größere Toleranzen für die Abmessungen der Verbindungselemente vorgesehen werden.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement einer Ausführungsform der Erfindung; -
2 bis6 zeigen schematische Querschnitte durch einen Teilbereich eines Verbindungselements bei der Herstellung desselben; -
2 zeigt einen schematischen Querschnitt durch einen Kontaktanschlussbereich eines Halbleiterchips nach Abscheidung eines ersten und eines zweiten Metallbereichs; -
3 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich gemäß2 nach Aufschmelzen des zweiten Metallbereichs; -
4 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich des pilzförmigen Verbindungselements; -
5 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich mit Verbindungselement gemäß3 in einem Schrägschliff; -
6 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Fertigstellung des Verbindungselements durch Auflöten auf eine Kontaktanschlussfläche eines Schaltungsträgers; -
7 zeigt einen schematischen Querschnitt durch ein vergrößertes Detail des Verbindungselements gemäß5 ; -
8 und9 zeigen schematische Querschnitte durch einen Kontaktanschlussbereich bei der Herstellung eines Verbindungselements mittels eines alternativen Verfahrens; -
8 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Aufbringen des ersten und zweiten Metallbereichs; -
9 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Aufschmelzen des zweiten Metallbereichs. -
1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil3 einer Ausführungsform der Erfindung. Das Halbleiterbauteil3 weist einen Schaltungsträger7 in Form eines Verdrahtungssubstrats21 auf, wobei das Verdrahtungssubstrat21 auf seiner Unterseite29 Außenkontaktflächen25 mit darauf angeordneten Außenkontakten26 aufweist. Diese Außenkontaktflächen25 sind über Durchkontakte24 mit einer auf der Oberseite23 des Schaltungsträgers7 angeordneten Verdrahtungsstruktur22 verbunden. Auf Kontaktanschlussflächen6 dieser Verdrahtungsstruktur22 ist ein Halbleiterchip5 in Flipchip-Technik angeordnet. Dazu weist der Halbleiterchip5 auf seiner aktiven Oberseite30 Kontaktflächen4 auf, die über die Verbindungselemente1 mit den Kontaktanschlussflächen6 des Schaltungsträgers7 elektrisch verbunden sind. - Die Kontaktflächen
4 des Halbleiterchips5 sind in Vertiefungen8 einer isolierenden Abdeckschicht10 angeordnet, und werden durch die Öffnungen in der Abdeckschicht10 frei zugänglich. Das Verbindungselement1 weist einen ersten Metallbereich12 auf, welcher die Vertiefungen8 auffüllt und eine Pilzform11 ausbildet mit einer Pilzhaube13 , die sich über die Randbereiche der Vertiefungen8 hinaus auf einer Oberseite9 der Abdeckschicht10 erstreckt. Dieser erste Metallbereich12 weist ein Metall auf, das einerseits durch seine Pilzform11 die Vertiefung8 voll verschließt und gleichzeitig über die Vertiefung8 hinaus auf die Abdeckschicht10 auskragt, so dass ein zweiter Metallbereich16 , der vorzugsweise aus einem Lotmaterial18 besteht, das Material der Kontaktflächen4 auf dem Halbleiterchip5 nicht erreichen kann. Außerdem ist es möglich, durch Verstärkung der Abdeckschicht durch eine entfernbare Photolackschicht oder Polyamidschicht Pilzformen mit einem Pilzstiel herzustellen, wobei der Pilzstiel über die Abdeckschicht hinausragt. - Ein Metall in einem Wurzelbereich der Pilzform hat nicht nur eine Abdichtfunktion, sondern bei erhöhter Temperatur bildet dieses Metall auch eine Diffusionsbarriere für das Material der Kontaktfläche
4 des Halbleiterchips5 . Bei erhöhten Temperaturen, wie beispielsweise bei den Temperaturen, bei denen das Lotmaterial18 des zweiten Metallbereichs16 aufgelötet wird, kann das Material der Kontaktflächen nicht in den ersten Materialbereich12 diffundieren. Auch bei späteren Migrationsbelastungen können Metallspikes nicht bis in den ersten Materialbereich hinaus wachsen. Vorzugsweise wird deshalb in dem Wurzelbereich Nickel oder eine Nickellegierung als Diffusionsbarriere eingesetzt. - Der erste Metallbereich
12 aus Kupfer oder einer Kupferlegierung ist ausreichend duktil, so dass er extreme Scherspannungen aufgrund von Unterschieden in dem thermischen Ausdehnungsverhalten des Halbleiterchips5 gegenüber dem Schaltungsträger7 ausgleichen kann. Das Verbindungselement1 selbst bildet in dem zweiten Metallbereich16 intermetallische Phasen aus dem Lotmaterial18 und dem Material der Kontaktanschlussfläche6 aus, so dass ein hochtemperaturfestes Verbindungselement1 zwischen der Kontaktfläche4 des Halbleiterchips5 und der Kontaktanschlussfläche6 des Schaltungsträgers7 entsteht. - Die
2 bis6 zeigen schematische Querschnitte durch einen Teilbereich eines Verbindungselements1 bei der Herstellung desselben. Komponenten mit gleichen Funktionen wie in1 werden in den2 bis6 mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert. -
2 zeigt einen schematischen Querschnitt durch einen Kontaktanschlussbereich eines Halbleiterchips5 nach Abscheidung eines ersten und eines zweiten Metallbereichs12 bzw.16 . Diese Abscheidung erfolgt in dieser Ausführungsform der Erfindung durch ein Elektroplatieren oder eine sog. galvanische Abscheidung. Dazu wird der Halbleiterchip5 oder auch ein Halbleiterwafer mit einer Vielzahl von Halbleiterbauteilpositionen mit freigelegten Kontaktflächen4 in ein Galvanikbad gegeben, und der Halbleiterwafer bzw. der Halbleiterchip auf Kathodenpotential gelegt, so dass sich in einem Nickelsalzbad zunächst Nickel als ein erster Metallbereich12 im Bereich der frei zugänglichen Kontaktflächen4 des Halbleiterchips5 absetzt. - Dabei wächst das Nickel derart auf, dass es zunächst die Vertiefung
8 in Form einer Öffnung in einer isolierenden Abdeckschicht10 auffüllt und anschließend wird bei Fortsetzung des Abscheidungsvorgangs eine Pilzform11 des ersten Metallbereichs12 geschaffen, die sich mit ihrer Pilzhaube13 über die Oberseite9 der Abdeckschicht10 in den Randbereichen14 und15 der Vertiefung8 erstreckt. Durch dieses Auskragen während der galvanischen Abscheidung des ersten Metallbereichs12 wird gleichzeitig eine Abdichtung geschaffen, die es dem später abzuscheidenden Lotmaterial18 des zweiten Metallbereichs16 nicht ermöglicht, mit dem Kontaktflächenmaterial der Kontaktfläche4 des Halbleiterchips5 in Kontakt zu treten. - Das Material des zweiten Metallbereichs
16 wird in dieser Ausführungsform der Erfindung ebenfalls mittels einer kurzen galvanischen Abscheidung in einem galvanischen Bad, das die Salze der abzuscheidenden Lotmaterialien18 enthält, auf den ersten Metallbereich12 aufgebracht. Vorzugsweise sind dies Zinnsalze und Silbersalze, die ein Gemisch aus Zinn und Silber auf der Pilzhaube13 des ersten Metallbereichs12 abscheiden. Während die Dicke d1 des ersten Metallbereichs12 größer ist als die Dicke d3 der Abdeckschicht10 , ist die Dicke d2 des zweiten Metallbereichs16 so bemessen, dass eine nahezu vollständige Umwandlung des Lotmaterials18 in intermetallische Phasen aus dem Lotmaterial18 und dem Material der Kontaktanschlussflächen des Schaltungsträgers entsteht. Die Dicke d1 des ersten Metallbereichs12 kann in Abhängigkeit von der Dicke d3 der Abdeckschicht10 zwischen 2 μm ≤ d ≤ 50 μm sein. Das Überkragen des ersten Metallbereichs12 über die Abdeckschicht10 liefert ein Verhältnis der flächigen Erstreckung FH der Pilzhaube13 des ersten Metallbereichs12 in Bezug auf die flächige Erstreckung FK der Kontaktfläche4 in der Vertiefung8 der Abdeckschicht10 in einem Bereich von 1,05 ≤ FH/FK ≤ 1,5. - Das Lotmaterial
18 , wie oben bereits erwähnt, weist vorzugsweise ein Gemisch aus Zinn und Silber auf. Dieses Gemisch aus Zinn und Silber, das zunächst gleichmäßig auf der Pilzhaube13 des ersten Metallbereichs12 abgeschieden ist und die Grenzfläche20 zum ersten Metallbereich12 ausbildet, wird in einem nächsten Schritt aufgeschmolzen und bildet eine aufgrund der Oberflächenspannung tropfenförmige Lotmaterialschmelze, wie es3 zeigt. -
3 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich gemäß2 nach Aufschmelzen des zweiten Metallbereichs16 . Diese tropfenförmige Ausbildung auf der Grenzfläche20 zum ersten Metallbereich12 erfolgt ohne dass eine Lötstopplackschicht die Ausbreitung18 des Lotmaterials behindert. Fertigungstechnisch bedeutet dies einen Vorteil, da für den zweiten Metallbereich16 keine strukturierte Lötstopplackschicht aufgebracht werden muss. -
4 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich des pilzförmigen Verbindungselements1 . Bei dieser Ausführungsform ist im Wurzelbereich32 der Pilzform11 eine Diffusionsbarriere34 aus einer Nickelschicht angeordnet, die vor dem Aufbringen eines ersten Materialbereichs12 in Form eines Pilzstiels33 . Der erste Materialbereich12 aus Kupfer oder einer Kupferlegierung füllt eine Öffnung in einer zwischenzeitlich entfernten Photolackschicht auf und bildet den Pilzstiel33 der Pilzform11 des ersten Materialbereichs12 , der oberhalb der nicht gezeigten Photolackschicht in eine Pilzhaube13 übergeht, die zusätzlich von einem bleifreien Lotmaterial18 bedeckt ist. Durch Variation der Dicke der Photolackschicht können somit schlanke nachgiebige Verbindungselemente beliebiger Höhe bei minimaler flächiger Erstreckung geschaffen werden. Damit werden die bisher auftretenden Probleme bei bleifreien Lot-Metallisierungen gelöst. Außerdem können minimale Schrittweiten zwischen den Verbindungselementen realisiert werden. - Die bisher eingesetzten bleifreien Lot-Metallisierungen aus Sn und Ag mit bis zu 90 Mikrometer großen Bumps zeigen nämlich während der Belastungstests bzw. während der "thermischen Zykeln" eine "Elektromigration" in Gehäusen aus Si-Chip und Platinen-Substraten mit zum Teil starkem Widerstandsansteigen durch Ausprägung metallischer Phasen von Lot mit den angrenzenden Metallen Nickel und/oder Kupfer. Die Lotkugeln (Bumps) stellen die elektrische Verbindung zwischen dem Si-Chip mit dem Platinen-Substrat her. Aufgrund unterschiedlicher thermischer Ausdehnungen zwischen Chip und Platine geraten die Bumps während der Temperatur-Wechselbelastungen unter starke Schub- und Scherspannungen. Diese mechanischen Belastungen an Sn-haltigen Bumps führen zu bleibender Deformation bis hin zur Rissbildung. Zusätzlich kommt es zur Einlegierung von Metallen aus der Platine z. B. Cu, Ni, Au in das Lot. Diese metallischen Phasen im Lot können die Bump-Metallisierung soweit stören, dass unter Elektromigrationsbelastungen die Barriere aus Nickel durchbricht und z. B. die Aluminium-Metallisierung vom Chip in das Lot eindringt und der elektrische Widerstand sprunghaft steigt.
- Durch Herstellen einer geeigneten Form der ersten bzw. Sockel-Metallisierung
12 wie sie4 zeigt, in Form eines Pilzes11 (mushroom) liegt eine Geometrie vor, die von einem Lot auf dem Pilzkopf13 nur im Bereich auf der äußeren Kalotte benetzt wird. Das Lot fließt nicht auf die Unterseite des Pilzkopfes13 und über den Stiel33 ab. Dieses Verhalten erübrigt den Einsatz von Lötstop-Mitteln. - Das Lot-Volumen auf dem Sockel kann also so weit reduziert werden (10 μm–30 μm), dass eine vollständige Durchmischung von Lot mit dem Cu der zu lötenden Kontaktanschlussfläche eines Schaltungsträgers erfolgt und somit eine isotherme Erstarrung vorliegt. Diese neu gebildeten metallischen Phasen aus Cu und Sn bleiben bis 450°C fest. Spätere Lötungen des Bauelements auf übergeordnete Platinen lassen also diese interne Bump-Lötung nicht wieder aufschmelzen. Die von der Gehäusetechnik vorgegebenen Bump-Höhen (derzeit 70 μm–90 μm) können also leicht durch kleinere oder größere Höhen der ersten bzw. Sockel-Metallisierung
12 des Pilzstiels33 aus Kupfer realisiert werden. Zukünftige Höhen von 10 μm bis 20 μm für Mikro-Bumps oder extreme Höhen wie 300 μm, wie sie bei Lotkugeln üblich sind, lassen sich realisieren. - Die Herstellung von ersten bzw. Sockel- und zweiten bzw. Lot-Metallisierungen erfolgt durch Electroplating in geöffnete Lackstrukturen. Dabei gibt die Lackgeometrie (Höhe und Durchmesser der Öffnung) die Höhe und den Durchmesser des Sockel-Stiels bzw. Pilzstiels
33 vor. Weiteres Electroplating lässt das Metall aus der Lacköffnung heraus nach oben und zu den Seiten zur Form eines Pilzkopfes bzw. einer Pilzhaube13 wachsen. Das Electroplating des Lotes erfolgt in derselben Anlage direkt auf das Abscheiden der Pilzköpfe13 der Sockel-Metallisierung12 mit beliebigen Dicken (z. B. 5 μm–50 μm). - Die Kosten für den Herstellungsprozess von z. B. Cu-Mushrooms mit Nickel sind um etwa 6,00 EUR pro Wafer geringer gegenüber den bleifreien Loten.
- Diese Ausführungsform gemäß
4 hat durch das Aufbringen einer elastischen, temperaturfesten ersten Sockel-Metallisierung12 die nachfolgenden Vorteile: - a) lötbar mit bleihaltigen und bleifreien Loten, sowie sehr gut benetzbar;
- b) Schmelztemperatur > 400°C;
- c) minimale plastische Deformation;
- d) geometrische Form, die das Verlaufen der Lot-Metallisierung verhindert (Löt-Stop durch Formgebung);
- e) Herstellung durch Electroplating in geöffneten Lackstrukturen (pattern plating); so dass:
- 1. der elektrische Widerstand der Bump-Metallisierung deutlich reduziert wird;
- 2. die Stabilität unter thermischer Wechselbelastung und die Elektromigrations-Festigkeit erhöht wird (Ag, Cu, Au, Ni sind stabiler als Sn), Eindringen von Chip-Aluminium in das Lot über den Mushroom-Bump verhindert wird;
- 3. die Bump-Verbindung Chip-Kontaktanschlussfläche bis zu 450°C temperaturfest ist und durch weitere Lötungen der Bauelemente nicht beeinträchtigt wird und
- 4. eine Kostenreduzierung von etwa 6,00 EUR pro Wafer gegenüber Lot-Bumps realisiert wird.
-
5 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich mit Verbindungselement1 gemäß3 in einem Schrägschliff. Wie zu erkennen, ist auf der Siliziumoberfläche31 als Halbleitermaterial im Bereich der Vertiefung8 in der Abdeckschicht10 eine Kontaktfläche4 angeordnet, die eine dünne Metallbeschichtung aufweist. Auf der Kontaktanschlussfläche4 ist zunächst eine relativ homogene Phase aus reinem Nickel angeordnet, die mit ihrer Pilzform11 auch die Randbereiche14 und15 auf der Abdeckschicht10 mit Nickel abdeckt. Die Grenzschicht20 bildet den Übergang zu dem Lotmaterial18 , wobei in dem Schrägschliff das Lotmaterial als Gemisch aus zwei Metallen, vorzugsweise Zinn und Silber, deutlich durch die Strukturierung dieses Bereichs zu erkennen ist. -
6 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Fertigstellen des Verbindungselement1 mittels Auflötens auf eine Kontaktanschlussfläche eines Schaltungsträgers7 . Dabei besteht die Kontaktanschlussfläche6 eines Schaltungsträgers7 aus einem Kupfermaterial, das mit einem Zinnanteil im Gemisch aus dem SnAg-Lotgemisch die intermetallischen Phasen17 bildet und damit das Wiederaufschmelzen dieses Verbindungselementes1 auf höhere Temperaturen > 400°C legt. -
7 zeigt einen schematischen Querschnitt durch ein vergrößertes Detail des Verbindungselements1 gemäß6 . Dabei ist die Grenzfläche20 zwischen dem Nickel des ersten Metallbereichs12 und dem Lotmaterial18 des zweiten Metallbereichs16 deutlich zu erkennen, wobei der zweite Metallbereich16 auf einer kupferkaschierten Fläche eines Schaltungsträgers liegt. Dadurch ergeben sich in der Nähe der Grenzfläche27 zwischen dem zweiten Metallbereich16 und der Kontaktanschlussfläche6 aus einer Kupferlegierung intermetallische Phasen, die einen hohen Anteil an Kupfer aufweisen, wie beispielsweise Cu3Sn. An diesem Bereich mit Cu3Sn als intermetallische Phase schließt sich ein Bereich mit einem größeren Anteil an Zinn in der intermetallischen Phase an, so dass sich in einem Mittenbereich zwischen dem ersten Metallbereich12 und dem zweiten Metallbereich16 vorzugsweise die intermetallische Phase Cu6Sn5 ausbildet. - In der Nähe der Grenzschicht
20 zu dem reinen Nickel des ersten Metallbereichs12 bildet sich eine intermetallische Phase aus, die auch bereits Nickel mit einschließt und die Summenformel (Cu, Ni)6Sn5 aufweist. Diese Detailansicht zeigt deutlich, dass der zweite Metallbereich16 vollständig von intermetallischen Phasen17 durchdrungen ist. Dies kann erreicht werden, wenn die Lotmaterialschicht auf eine Dicke d2 von 5 μm ≤ d ≤ 30 μm eingestellt wird. - Die
8 und9 zeigen schematische Querschnitte durch einen Kontaktanschlussbereich bei der Herstellung eines Verbindungselementes2 mittels eines alternativen Verfahrens. -
8 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Aufbringen des ersten und zweiten Metallbereichs12 bzw.16 . Während der erste Metallbereich12 mit seiner Pilzform wiederum auf den Kontaktflächen4 in den Vertiefungen8 der Abdeckschicht10 galvanisch abgeschieden wird, ist der zweite Metallbereich16 aus Lotmaterial18 mittels eines drucktechnischen Verfahrens aufgebracht worden. Dazu kann ein Schablonendruck- oder ein Strahldruckverfahren verwendet werden, das ähnlich einem Tintenstrahldrucken Lotmaterial im Bereich des ersten Metallbereichs12 als zweiten Metallbereich16 ablagert. Beim anschließenden Aufschmelzen des Lotmaterials18 entsteht der in8 gezeigte charakteristische Lötmaterialtropfen auf der Grenzfläche20 des ersten Metallbereichs12 . -
9 zeigt einen schematischen Querschnitt durch den Kontaktanschlussbereich nach Aufschmelzen des zweiten Metallbereichs16 . Im Prinzip wird dadurch eine Ausgangssituation geschaffen, die wie bei der ersten Ausführungsform der Erfin dung nun geeignet ist, ein Verbindungselement2 mit intermetallischen Phasen zu einer Kontaktanschlussfläche eines Schaltungsträgers zu schaffen. Dazu kann der Halbleiterchip5 , der hier teilweise dargestellt ist, auf den Schaltungsträger aufgebracht werden und die vorbereiteten Verbindungselemente2 werden auf entsprechende Kontaktanschlussflächen des Schaltungsträgers ausgerichtet und bei einer Lottemperatur im Bereich von 200°C bis 250°C auf die Kontaktanschlussflächen gelötet, wobei intermetallische Phasen zwischen dem Material des zweiten Metallbereichs16 und dem Material der Kontaktanschlussflächen des hier nicht gezeigten Schaltungsträgers entstehen und eine zuverlässige Hochtemperaturverbindung zwischen einem Halbleiterchip und einem Schaltungsträger schaffen. - Anschließend kann zur Vervollständigung des Halbleiterbauelements der Halbleiterchip
5 in eine Kunststoffgehäusemasse28 auf der Oberseite23 des Schaltungsträgers7 eingebettet werden, wie es in1 gezeigt wird. -
- 1
- Verbindungselement (1. Ausführungsform)
- 2
- Verbindungselement (2. Ausführungsform)
- 3
- Halbleiterbauelement
- 4
- Kontaktfläche
- 5
- Halbleiterchip
- 6
- Kontaktanschlussfläche
- 7
- Schaltungsträger
- 8
- Vertiefung
- 9
- Oberseite der Abdeckschicht
- 10
- Abdeckschicht
- 11
- Pilzform
- 12
- erster Metallbereich
- 13
- Pilzhaube
- 14
- Rand der Vertiefung
- 15
- Rand der Vertiefung
- 16
- zweiter Metallbereich
- 17
- intermetallische Phase
- 18
- Lotmaterial
- 19
- Metall der Kontaktanschlussfläche
- 20
- Grenzbereich zwischen erstem und zweiten Metallbereich
- 21
- Verdrahtungssubstrat
- 22
- Verdrahtungsstruktur
- 23
- Oberseite des Verdrahtungssubstrats
- 24
- Durchkontakt
- 25
- Außenkontaktfläche
- 26
- Außenkontakt
- 27
- Grenzbereich zur Kontaktanschlussfläche
- 28
- Kunststoffgehäusemasse
- 29
- Unterseite des Verdrahtungssubstrats
- 30
- aktive Oberseite des Halbleiterchips
- 31
- Siliziumoberfläche
- 32
- Wurzelbereich der Pilzform
- 33
- Pilzstiel der Pilzform
- 34
- Diffusionsbarriere
- d1
- Dicke des ersten Metallbereichs
- d2
- Dicke des zweiten Metallbereichs
- d3
- Dicke der Abdeckschicht
Claims (36)
- Verbindungselemente für ein Halbleiterbauelement (
3 ), wobei die Verbindungselemente (1 ) zwischen Kontaktflächen (4 ) eines Halbleiterchips (5 ) aus einem Halbleiterwafer und Kontaktanschlussflächen eines Schaltungsträgers (7 ) angeordnet sind, wobei die Kontaktflächen (4 ) auf dem Halbleiterchip (5 ) bzw. dem Halbleiterwafer in Vertiefungen (8 ) einer Oberseite (9 ) einer isolierenden Abdeckschicht (10 ) angeordnet und frei zugänglich sind, und wobei die Verbindungselemente (1 ) eine Pilzform (11 ) aus einem ersten Metallbereich (12 ) des Verbindungselementes (1 ) aufweisen, welcher die Vertiefungen (8 ) in der Abdeckschicht (10 ) auffüllt und sich mit der Pilzhaube (13 ) über die jeweilige Vertiefung (8 ) hinaus über Bereiche der Ränder (14 ,15 ) der Vertiefungen (8 ) der Abdeckschicht (10 ) erstreckt, und wobei auf der Pilzhaube (13 ) ein zweiter Metallbereich (16 ) angeordnet ist, der hochschmelzende intermetallische Phasen (17 ) aus Metallen eines Lotmaterials (18 ) und dem Metall (19 ) der Kontaktanschlussflächen (6 ) des Schaltungsträger (7 ) aufweist. - Verbindungselemente nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktflächen (
4 ) des Halbleiterchips (5 ) oder des Halbleiterwafers Nickel und/oder Aluminium und/oder Gold aufweisen. - Verbindungselemente nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass der erste Metallbereich (
12 ) der Verbindungselemente (1 ) auf den Kontaktflächen (4 ) und auf der Abdeckschicht (10 ) an den Rändern (14 ,15 ) der Vertiefungen (8 ) galvanisch oder chemisch abgeschiedenes Nickel in einem Wurzelbereich (32 ) der Pilzform (11 ) aufweist, und eine Diffusionsbarriere zwischen der Kontaktfläche (4 ) und dem ersten Metallbereich bildet. - Verbindungselemente nach Anspruch 3, dadurch gekennzeichnet, dass der erste Metallbereich den Pilzstiel (
33 ) der Pilzform (11 ) bildet und sich teilweise bis in die Pilzhaube erstreckt und Kupfer oder eine Kupferlegierung aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich zwischen dem ersten Metallbereich (12 ) und dem zweiten Metallbereich (16 ) die intermetallische Phase (17 ) (Cu, Ni)6Sn5 eines zinnhaltigen Lotmaterialgemisches (18 ) aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) in einem Mittenbereich zwischen dem erstem Metallbereich (12 ) und Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) in Richtung auf Kupfer aufweisende Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) mit zunehmendem Kupferanteil in dem zinnhaltigen bleifreien Lotmaterialgemisch (18 ) aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich (27 ) zwischen kupferhaltigen Kontaktanschlussflächen und zweitem Metallbereich (16 ) die intermetallische Phase (17 ) Cu6Sn5 eines zinnhaltigen bleifreien Lotmaterialgemisches (18 ) aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich (27 ) zwischen kupferhaltigen Kontaktanschlussflächen (6 ) und zweitem Metallbereich (16 ) die intermetallische Phase (178 ) Cu3Sn eines zinnhaltigen bleifreien Lotmaterialgemisches (18 ) aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das zinnhaltige bleifreie Lotmaterialgemisch (
18 ) ein SnAg-Lotgemisch aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Metallbereich (
12 ) eine Dicke d1 von 2 μm ≤ d1 ≤ 50 μm aufweist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die flächige Erstreckung FH der Pilzhaube (
13 ) des ersten Metallbereichs (12 ) in Bezug auf die flächige Er streckung FK der Kontaktfläche (4 ) in der Vertiefung (8 ) der Abdeckschicht (10 ) 1,05 ≤ FH/FK ≤ 1,5 ist. - Verbindungselemente nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) eine Dicke d2 von 3 μm ≤ d2 ≤ 30 μm aufweist. - Verwendung der Verbindungselemente (
1 ) nach einem der Ansprüche 1 bis 12 für Halbleiterbauelemente (3 ) mit Verdrahtungssubstrat (21 ) als Schaltungsträger (7 ), wobei die Halbleiterchips (5 ) mit den Verbindungselementen (1 ) in Fipchiptechnik auf den Kontaktanschlussflächen (6 ) einer Verdrahtungsstruktur (22 ) auf einer Oberseite (23 ) des Verdrahtungssubstrats (21 ) oberflächenmontiert sind und über Durchkontakte (24 ) durch das Verdrahtungssubstrat (21 ) mit Außenkontaktflächen (25 ), auf denen Außenkontakte (26 ) montiert sind, elektrisch in Verbindung stehen. - Halbleiterbauelement mit Verbindungselementen (
1 ), wobei die Verbindungselemente (1 ) zwischen Kontaktflächen (4 ) eines Halbleiterchips (5 ) aus einem Halbleiterwafer und Kontaktanschlussflächen (6 ) eines Schaltungsträgers (7 ) angeordnet sind, wobei die Kontaktflächen (4 ) auf dem Halbleiterchip (5 ) bzw. dem Halbleiterwafer in Vertiefungen (8 ) einer Oberseite einer isolierenden Abdeckschicht angeordnet und frei zugänglich sind, und wobei die Verbindungselemente (1 ) eine Pilzform (11 ) aus einem ersten Metallbereich (12 ) des Verbindungselementes (1 ) aufweisen, welcher die Vertiefungen (8 ) in der Abdeck schicht (9 ) auffüllt und sich mit der Pilzhaube (11 ) über die jeweilige Vertiefung (8 ) hinaus über Bereiche der Ränder (14 ,15 ) der Vertiefungen (8 ) der Abdeckschicht (9 ) erstreckt, und wobei auf der Pilzhaube (13 ) ein zweiter Metallbereich (16 ) angeordnet ist, der hochschmelzende intermetallische Phasen (17 ) aus Metallen eines Lotmaterials (18 ) und dem Metall (19 ) der Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) aufweist. - Halbleiterbauelement nach Anspruch 14, dadurch gekennzeichnet, dass die Kontaktflächen (
4 ) des Halbleiterchips (5 ) oder des Halbleiterwafers Nickel und/oder Aluminium und/oder Gold aufweisen. - Halbleiterbauelement nach Anspruch 14 oder Anspruch 15, dadurch gekennzeichnet, dass der erste Metallbereich (
12 ) der Verbindungselemente (19 ) auf den Kontaktflächen (4 ) und auf der Abdeckschicht (10 ) an den Rändern (14 ,15 ) der Vertiefungen (8 ) galvanisch oder chemisch abgeschiedenes Nickel aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Kontaktanschlussflächen (
6 ) des Schaltungsträgers (7 ) Kupfer oder eine Kupferlegierung aufweisen. - Halbleiterbauelement nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich (20 ) zwischen dem ersten Metallbereich (12 ) und dem zweiten Metallbereich (16 ) die intermetallische Phase (17 ) (Cu, Ni)6Sn5 eines zinnhaltigen Lotmaterialgemisches (18 ) aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) in einem Mittenbereich zwischen erstem Metallbereich (12 ) und Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) in Richtung auf Kupfer aufweisende Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) mit zunehmendem Kupferanteil eines zinnhaltigen bleifreien Lotmaterialgemisches (18 ) aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich (27 ) zwischen kupferhaltigen Kontaktanschlussflächen (6 ) und zweitem Metallbereich (16 ) die intermetallische Phase (17 ) Cu6Sn5 eines zinnhaltigen bleifreien Lotmaterialgemisches (18 ) aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) im Grenzbereich (27 ) zwischen kupferhaltigen Kontaktanschlussflächen (6 ) und zweitem Metallbereich (16 ) die intermetallische Phase (17 ) Cu3Sn eines zinnhaltigen bleifreien Lotmaterialgemisches (18 ) aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass das zinnhaltige bleifreie Lotmaterialgemisch (
18 ) ein SnAg-Lotgemisch aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 22, dadurch gekennzeichnet, dass der erste Metallbereich (
12 ) eine Dicke d1 von 2 μm ≤ d1 ≤ 50 μm aufweist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 23, dadurch gekennzeichnet, dass die flächige Erstreckung FH der Pilzhaube (
13 ) des ersten Metallbereichs (12 ) in Bezug auf die flächige Erstreckung FK der Kontaktfläche (4 ) in der Vertiefung (8 ) der Abdeckschicht (10 ) 1,05 ≤ FH/FK ≤ 1,5 ist. - Halbleiterbauelement nach einem der Ansprüche 14 bis 24, dadurch gekennzeichnet, dass der zweite Metallbereich (
16 ) eine Dicke d2 von 5 μm ≤ d2 ≤ 30 μm aufweist. - Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (
3 ) eine Halbleiterdiode, einen Halbleitertransistor, Leuchtdioden und/oder HF-Transistoren aufweist. - Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Abmessungen des Halbleiterbauelements (
3 ) in Länge × Breite × Höhe (LBH) kleiner gleich 1,0 mm × 0,6 mm × 0,4 mm vorzugsweise kleiner gleich 0,6 mm × 0,3 mm × 0,4 mm sind. - Verfahren zur Herstellung eines Halbleiterwafers mit Verbindungselementen (
1 ) für mehrere in Zeilen und Spalten auf dem Halbleiterwafer angeordnete Halbleiterchippositionen mit oberflächenmontierbaren Verbindungselementen (1 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von Halbleiterchipstrukturen für Halbleiterbauelemente (3 ) auf der Oberseite des Halbleiterwafers in Halbleiterchippositionen, welche Kontaktflächen (4 ) aufweisen, die in Vertiefungen (8 ) einer Abdeckschicht (10 ) angeordnet sind; – selektives galvanisches Abscheiden eines ersten Metalls (12 ) auf den Kontaktflächen (4 ) unter Ausbildung einer Pilzform (11 ), welche die Vertiefungen (8 ) in der Abdeckschicht (10 ) auffüllt und sich mit einer Pilzhaube (13 ) über die jeweilige Vertiefung (8 ) hinaus über Bereiche der Ränder (14 ,15 ) der Vertiefungen (8 ) der Abdeckschicht (10 ) erstreckt; – selektives Aufbringen eines zweiten Metalls (16 ) auf die Pilzhaube (13 ), das ein bleifreies Lotmaterial (18 ) aufweist, das beim Auflöten der Verbindungselemente auf Kontaktanschlussflächen (6 ) eines Schaltungsträgers (7 ) mit dem Metall (19 ) der Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) ausbildet, wobei eine Dicke d2 des zweiten Metallbereichs (16 ) so bemessen ist, dass eine nahezu vollständige Umwandlung des Lotmaterials (18 ) in intermetallische Phasen aus dem Lotmaterial (18 ) und dem Material der Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) erfolgt. - Verfahren zur Herstellung mehrerer Halbleiterchips (
5 ) mit oberflächenmontierbaren Verbindungselementen (1 ) zu einem Schaltungsträger (7 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von Halbleiterchipstrukturen für Halbleiterbauelemente (3 ) auf der Oberseite des Halbleiterwafers in Halbleiterchippositionen, welche Kontaktflächen (4 ) aufweisen, die in Vertiefungen (8 ) einer Abdeckschicht (10 ) angeordnet sind; – selektives galvanisches Abscheiden eines ersten Metalls (12 ) auf den Kontaktflächen (4 ) unter Ausbildung einer Pilzform (13 ), welche die Vertiefungen (8 ) in der Abdeckschicht (10 ) auffüllt und sich mit der Pilzhaube (13 ) über die jeweilige Vertiefung (8 ) hinaus über Bereiche der Ränder (14 ,15 ) der Vertiefungen (8 ) der Abdeckschicht (10 ) erstreckt; – selektives Aufbringen eines zweiten Metalls (16 ) auf die Pilzhaube (13 ), das ein bleifreies Lotmaterial (18 ) aufweist, das beim Auflöten der Verbindungselemente auf Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) mit dem Metall (19 ) der Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) ausbildet, wobei eine Dicke d2 des zweiten Metallbereichs (16 ) so bemessen ist, dass eine nahezu vollständige Umwandlung des Lotmaterials (18 ) in intermetallische Phasen aus dem Lotmaterial (18 ) und dem Material der Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) erfolgt; – Trennen des Halbleiterwafers in Halbleiterchips (5 ) mit oberflächenmontierbaren Verbindungselementen (1 ). - Verfahren zur Herstellung eines Halbleiterbauelements (
3 ) mit Verbindungselementen (1 ) zwischen einem Halblei terchip (5 ) und einem Schaltungsträger (7 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von Halbleiterchipstrukturen für Halbleiterbauelemente (3 ) auf der Oberseite des Halbleiterwafers in Halbleiterchippositionen, welche Kontaktflächen (4 ) aufweisen, die in Vertiefungen (8 ) einer Abdeckschicht (10 ) angeordnet sind; – selektives galvanisches Abscheiden eines ersten Metalls (12 ) auf den Kontaktflächen (3 ) unter Ausbildung einer Pilzform (11 ), welche die Vertiefungen (8 ) in der Abdeckschicht (10 ) auffüllt und sich mit der Pilzhaube (13 ) über die jeweilige Vertiefung (8 ) hinaus über Bereiche der Ränder (14 ,15 ) der Vertiefungen (8 ) der Abdeckschicht (10 ) erstreckt; – selektives Aufbringen eines zweiten Metalls (16 ) auf die Pilzhaube (13 ), das ein bleifreies Lotmaterial (18 ) aufweist, das beim Auflöten der Verbindungselemente auf Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) mit dem Metall (19 ) der Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) ausbildet, wobei eine Dicke d2 des zweiten Metallbereichs (16 ) so bemessen ist, dass eine nahezu vollständige Umwandlung des Lotmaterials (18 ) in intermetallische Phasen aus dem Lotmaterial (18 ) und dem Material der Kontaktanschlussflächen (6 ) des Schaltungsträgers (7 ) erfolgt; – Trennen des Halbleiterwafers in Halbleiterchips (5 ) mit oberflächenmontierbaren Verbindungselementen (1 ); – Aufbringen der Halbleiterchips (5 ) in Halbleiterbauteilpositionen eines Schaltungsträgers (7 ) unter Diffusionslöten der Verbindungselemente (1 ) auf Kontaktanschlussflächen (6 ) in den Halbleiterbauteilpositionen; – Einbetten einzelner oder mehrerer Halbleiterchips (5 ) in eine Kunststoffgehäusemasse (28 ); – Auftrennen des Schaltungsträgers (7 ) in einzelne Halbleiterbauteile (3 ). - Verfahren nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, dass das selektive Abscheiden des ersten Metalls (
12 ), vorzugsweise Nickel, auf den Kontaktflächen (4 ) mittels einer stromlosen Metallabscheidung erfolgt. - Verfahren nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, dass das selektive Abscheiden des ersten Metalls (
12 ), vorzugsweise Nickel, auf den Kontaktflächen (4 ) mittels einer galvanischen Metallabscheidung erfolgt. - Verfahren nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, dass das zweite Metall (
16 ) durch selektives Abscheiden, vorzugsweise eines SnAg-Lotgemisches (18 ), auf der Pilzhau be (13 ) des ersten Metalls (12 ) mittels einer stromlosen Metallabscheidung erfolgt. - Verfahren nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, dass das zweite Metall (
16 ) durch selektives Abscheiden, vorzugsweise eines SnAg-Lotgemisches (18 ), auf der Pilzhaube (13 ) des ersten Metalls (12 ) mittels einer galvanischen Metallabscheidung erfolgt. - Verfahren nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, dass das zweite Metall (
16 ) durch selektive Drucktechniken, vorzugsweise eines SnAg-Lotgemisches (18 ), auf die Pilzhaube (13 ) des ersten Metalls (12 ) aufgebracht wird. - Verfahren nach einem der Ansprüche 30 bis 35, dadurch gekennzeichnet, dass sich beim Auflöten des zweiten Metalls (
16 ) auf kupferhaltige Kontaktanschlussflächen (6 ) intermetallische Phasen (17 ) ausbilden, vorzugsweise (Cu, Ni)6Sn5, Cu6Sn5 und/oder Cu3Sn.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005055280A DE102005055280B3 (de) | 2005-11-17 | 2005-11-17 | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
US11/600,694 US20070114662A1 (en) | 2005-11-17 | 2006-11-16 | Interconnecting element between semiconductor chip and circuit support and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005055280A DE102005055280B3 (de) | 2005-11-17 | 2005-11-17 | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102005055280B3 true DE102005055280B3 (de) | 2007-04-12 |
Family
ID=37887284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005055280A Expired - Fee Related DE102005055280B3 (de) | 2005-11-17 | 2005-11-17 | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070114662A1 (de) |
DE (1) | DE102005055280B3 (de) |
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---|---|
US20070114662A1 (en) | 2007-05-24 |
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Legal Events
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---|---|---|---|
8100 | Publication of patent without earlier publication of application | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |