JPH02232928A - 半導体チップのはんだバンプ構造 - Google Patents
半導体チップのはんだバンプ構造Info
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- JPH02232928A JPH02232928A JP1053293A JP5329389A JPH02232928A JP H02232928 A JPH02232928 A JP H02232928A JP 1053293 A JP1053293 A JP 1053293A JP 5329389 A JP5329389 A JP 5329389A JP H02232928 A JPH02232928 A JP H02232928A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は半導体素子の外部接続用のはんだバンプの構造
に関し、特に、半導体センサのフリップチップ実装用に
適したはんだバンプ構造に関する。
に関し、特に、半導体センサのフリップチップ実装用に
適したはんだバンプ構造に関する。
く従来の技術〉
半導体素子を高密度に実装する技術の一つにフリップチ
ップ実装法がある。フリップチップ実装法は、半導体チ
ップの表面に形成された電極上にはんだバンプを形成し
、そのはんだのりフローによって基板の導体部にチップ
を直接接続する方法であり、ＩＣチップやＬＳＩチップ
の高密度実装に広《利用されている。
ップ実装法がある。フリップチップ実装法は、半導体チ
ップの表面に形成された電極上にはんだバンプを形成し
、そのはんだのりフローによって基板の導体部にチップ
を直接接続する方法であり、ＩＣチップやＬＳＩチップ
の高密度実装に広《利用されている。
また、半導体センサを用いた放射線像の撮像装置等にお
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
く発明が解決しようとする課題〉
ところで、半導体センサは、チップそのもの全体がデバ
イスであり、その表面状態が変化するだけでセンサとし
ての本来の特性を失う場合がある。
イスであり、その表面状態が変化するだけでセンサとし
ての本来の特性を失う場合がある。
そのため、半導体センサチップの実装をフリップチップ
実装法で行う場合、はんだバンプの形成時もしくはりフ
ロ一時に、溶融したはんだが直接半導体センサチソプに
接触して、はんだのしみ込み等によってその半導体セン
サの特性が劣化してしまうことがあった。
実装法で行う場合、はんだバンプの形成時もしくはりフ
ロ一時に、溶融したはんだが直接半導体センサチソプに
接触して、はんだのしみ込み等によってその半導体セン
サの特性が劣化してしまうことがあった。
本発明の目的は、半導体センサ等のチップに溶融したは
んだが直接接触する惧れがなく、特性を劣化させること
なく容易に半導体センサ等をフリップチップ実装するこ
とのできるはんだバンプ構造を提供することにある。
んだが直接接触する惧れがなく、特性を劣化させること
なく容易に半導体センサ等をフリップチップ実装するこ
とのできるはんだバンプ構造を提供することにある。
く課題を解決するための手段〉
上記の目的を達成するための構成を、実施例に対応する
第１図を参照しつつ説明すると、本発明は、半導体チッ
プ（例えば半導体センサチップ）１の表面に形成された
電極２上に、所定高さの銅バンプ３が形成され、その銅
バンプ３の頂部にはんだメッキ層４が形成されているこ
とによって特徴づけられる。
第１図を参照しつつ説明すると、本発明は、半導体チッ
プ（例えば半導体センサチップ）１の表面に形成された
電極２上に、所定高さの銅バンプ３が形成され、その銅
バンプ３の頂部にはんだメッキ層４が形成されているこ
とによって特徴づけられる。
〈作用〉
例えば第３図に示すように、半導体チソプ１をフェイス
ダウンで基板１１上にフリフブチップ実装する場合、銅
バンプ３の存在によって、はんだメッキ層４のリフロー
時にその溶けたはんだが半導体チップ１にまで流れてく
ることがない。
ダウンで基板１１上にフリフブチップ実装する場合、銅
バンプ３の存在によって、はんだメッキ層４のリフロー
時にその溶けたはんだが半導体チップ１にまで流れてく
ることがない。
また、このような構造は後述するような垂直壁バンププ
ロセスの応用により、メッキによって作ることができ、
バンプ作成時に溶融金属が半導体チップに接触すること
もない。
ロセスの応用により、メッキによって作ることができ、
バンプ作成時に溶融金属が半導体チップに接触すること
もない。
〈実施例〉
第１図は本発明実施例の構造を示す縦断面図である。
半導体センサチップ１の表面に形成されたＡｕ製の信号
取り出し用の電極２上に、銅バンプ３が形成され、その
銅バンプ３の頂部にのみはんだメッキ層４が形成されて
いる。なお、５はパフシベーション膜である。
取り出し用の電極２上に、銅バンプ３が形成され、その
銅バンプ３の頂部にのみはんだメッキ層４が形成されて
いる。なお、５はパフシベーション膜である。
この実施例において、銅バンプ３はその頂部のオーバー
ハング部分より下の高さが７０μｍ程度で、はんだメッ
キＮ４の厚さは約１０μｍ程度である。
ハング部分より下の高さが７０μｍ程度で、はんだメッ
キＮ４の厚さは約１０μｍ程度である。
次に、この本発明実施例の製造方法を説明する。
第２図はその手順の説明図で、垂直壁バンププロセス（
Ｓｔｒａｉｇｈｔ ｗａｌｌ ｂｕｍｐｉｎｇ ｐｒｏ
ｃｅｓｓ）を応用してい為。
Ｓｔｒａｉｇｈｔ ｗａｌｌ ｂｕｍｐｉｎｇ ｐｒｏ
ｃｅｓｓ）を応用してい為。
まず、（ａ）に示すように、半導体センサチップ１の信
号取り出し用の電極２の形成面に、ポリイミド６を塗布
し、１００℃前後のソフトベークを行う。
号取り出し用の電極２の形成面に、ポリイミド６を塗布
し、１００℃前後のソフトベークを行う。
このソフトベークのみによって、ポリイミド６は５０〜
７０μｍの膜厚を持ったメッキマスクとなり得る。
７０μｍの膜厚を持ったメッキマスクとなり得る。
次に、世》に示すように、そのポリイミド６の表面にガ
ラスマスク７をハードコンタクトして、紫外光を用いた
露光によって電極２の上方部分のポリイミド６を惑光さ
せる。
ラスマスク７をハードコンタクトして、紫外光を用いた
露光によって電極２の上方部分のポリイミド６を惑光さ
せる。
その後、有機溶剤を用いたスプレーもしくは超音波浴で
現像する。これによりポリイミド６には、（ｅ）に示す
ように電極２の上方で垂直な壁を持つ凹部６ａが形成さ
れる。
現像する。これによりポリイミド６には、（ｅ）に示す
ように電極２の上方で垂直な壁を持つ凹部６ａが形成さ
れる。
次に、その状態でＣｕの電解メッキを行う。これによっ
て電極２ａ上にＣｕがメッキされていくが、Ｃｕはその
高さがポリイミド６の膜厚寸法に達するまでは凹部６ａ
に沿って垂直に成長してゆき、その後、ポリイミド６よ
りも上方に出た部分は放射状に広がり、適当なところで
メッキを止めると、（ｄｌに示すように全体としてきの
こ状をした銅バンプ３が得られる。
て電極２ａ上にＣｕがメッキされていくが、Ｃｕはその
高さがポリイミド６の膜厚寸法に達するまでは凹部６ａ
に沿って垂直に成長してゆき、その後、ポリイミド６よ
りも上方に出た部分は放射状に広がり、適当なところで
メッキを止めると、（ｄｌに示すように全体としてきの
こ状をした銅バンプ３が得られる。
次いで、そのままの状態で今度ははんだメッキを行う。
これにより、（ｅ）に示すように銅バンブ３の頂部にの
みはんだメッキ層４が形成される。
みはんだメッキ層４が形成される。
最後に、適当な剥離液を用いてポリイミド６を剥離する
ことによって、第１図に示す構造のバンプが得られる。
ことによって、第１図に示す構造のバンプが得られる。
以上のような本発明実施例は、第３図に基板１１への搭
載状態を示すように、基板１１に形成された電極１２に
はんだメッキ層４を密着させた状態で、２００〜２２０
℃程度に加熱する。これによってはんだメッキ層４が溶
融し、電極２は基板１１の電極１２にボンディングされ
ることになるが、銅バンプ３の存在によって溶融はんだ
が流れ出して半導体センサチソプ１に接触することはな
い。
載状態を示すように、基板１１に形成された電極１２に
はんだメッキ層４を密着させた状態で、２００〜２２０
℃程度に加熱する。これによってはんだメッキ層４が溶
融し、電極２は基板１１の電極１２にボンディングされ
ることになるが、銅バンプ３の存在によって溶融はんだ
が流れ出して半導体センサチソプ１に接触することはな
い。
なお、はんだメッキ層４の厚さは、はんだリフロ一時に
バンプ頂上から溶融したはんだがあふれてチップ１に接
触しない程度に、バンプの大きさや形状に応じて適宜に
決定すればよいが、少なくとも銅バンプ３の高さよりも
薄くすることによって、上述のような接触が発生する確
率は極めて少なくなる。
バンプ頂上から溶融したはんだがあふれてチップ１に接
触しない程度に、バンプの大きさや形状に応じて適宜に
決定すればよいが、少なくとも銅バンプ３の高さよりも
薄くすることによって、上述のような接触が発生する確
率は極めて少なくなる。
ところで、放射線検出器としての半導体センサチップで
は、一般に、一面に共通のバイアス電極が形成され、そ
の裏面にマトリクス状に信号取り出し電極が形成され、
この各信号取り出し電極の形成部位それぞれが画素を構
成するわけであるが、前記した垂直壁バンププロセスの
応用によって、銅バンプ３は垂直な外壁を持ち、微小な
ピッチでバンプの形成が可能となり、このような用途に
充分対応できる。
は、一般に、一面に共通のバイアス電極が形成され、そ
の裏面にマトリクス状に信号取り出し電極が形成され、
この各信号取り出し電極の形成部位それぞれが画素を構
成するわけであるが、前記した垂直壁バンププロセスの
応用によって、銅バンプ３は垂直な外壁を持ち、微小な
ピッチでバンプの形成が可能となり、このような用途に
充分対応できる。
なお、本発明は半導体センサチップのみならず、通常の
ＩＣチップ等にも適用できることは云うまでもない。
ＩＣチップ等にも適用できることは云うまでもない。
〈発明の効果〉
以上説明したように、本発明によれば半導体チップの電
極上に銅バンプを形成し、その頂部にはんだメッキ層を
形成したので、はんだリフロ一による基板等への実装時
に、溶けたはんだが半導体チップに付着せず、特に半導
体センサチップのように溶融はんだの接触によって特性
が劣化するようなチップに対して有用である。
極上に銅バンプを形成し、その頂部にはんだメッキ層を
形成したので、はんだリフロ一による基板等への実装時
に、溶けたはんだが半導体チップに付着せず、特に半導
体センサチップのように溶融はんだの接触によって特性
が劣化するようなチップに対して有用である。
また、本発明のバンプ構造は、一貫してメッキ技術を用
いて製造することができ、垂直壁バンププロセスを応用
することによってその高さを７０μｍ以上にもすること
が可能となり、この場合、温度変化等によって発生した
応力をバンプで吸収することができ、チソプへの影響を
軽減して、より信較性の高い実装が実現する。
いて製造することができ、垂直壁バンププロセスを応用
することによってその高さを７０μｍ以上にもすること
が可能となり、この場合、温度変化等によって発生した
応力をバンプで吸収することができ、チソプへの影響を
軽減して、より信較性の高い実装が実現する。
更に、はんだリフローによる基板への実装に際して、バ
ンプ高さの多くの部分を占める銅バンプは溶けることな
くそのまま残り、チップと基板との間隔が常に一定に保
たれるという利点もある。
ンプ高さの多くの部分を占める銅バンプは溶けることな
くそのまま残り、チップと基板との間隔が常に一定に保
たれるという利点もある。
第１図は本発明実施例の構造を示す縦断面図、第２図は
その製造手順の説明図、 第３図は本発明実施例の基板への搭載状態を示す縦断面
図である。 １・・・半導体センサチソプ ２・・・電極 ３・・・銅バンプ ４・・・はんだメッキ層 第１図 第２図 第３図
その製造手順の説明図、 第３図は本発明実施例の基板への搭載状態を示す縦断面
図である。 １・・・半導体センサチソプ ２・・・電極 ３・・・銅バンプ ４・・・はんだメッキ層 第１図 第２図 第３図
Claims (1)
- 半導体チップ表面に形成された電極上に所定高さの銅バ
ンプが形成され、その銅バンプの頂部にはんだメッキ層
が形成されてなる半導体チップのはんだバンプ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053293A JPH02232928A (ja) | 1989-03-06 | 1989-03-06 | 半導体チップのはんだバンプ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053293A JPH02232928A (ja) | 1989-03-06 | 1989-03-06 | 半導体チップのはんだバンプ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232928A true JPH02232928A (ja) | 1990-09-14 |
Family
ID=12938677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053293A Pending JPH02232928A (ja) | 1989-03-06 | 1989-03-06 | 半導体チップのはんだバンプ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019517A1 (fr) * | 1998-09-30 | 2000-04-06 | Ibiden Co., Ltd. | Microplaquette semi-conductrice et procede de fabrication |
| DE102005055280B3 (de) * | 2005-11-17 | 2007-04-12 | Infineon Technologies Ag | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
-
1989
- 1989-03-06 JP JP1053293A patent/JPH02232928A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019517A1 (fr) * | 1998-09-30 | 2000-04-06 | Ibiden Co., Ltd. | Microplaquette semi-conductrice et procede de fabrication |
| US6492255B2 (en) | 1998-09-30 | 2002-12-10 | Ibiden Co., Ltd | Semiconductor chip and method manufacturing the same |
| DE102005055280B3 (de) * | 2005-11-17 | 2007-04-12 | Infineon Technologies Ag | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
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