DE102013104337B4 - Verfahren zum Herstellen eines Halbleitergehäuses - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 201
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 44
- 239000011231 conductive filler Substances 0.000 claims abstract description 15
- 238000011049 filling Methods 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 238000004070 electrodeposition Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005553 drilling Methods 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 64
- 229910052751 metal Inorganic materials 0.000 description 40
- 239000002184 metal Substances 0.000 description 40
- 235000012431 wafers Nutrition 0.000 description 30
- 238000000576 coating method Methods 0.000 description 22
- 239000011248 coating agent Substances 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 12
- 239000003973 paint Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000000945 filler Substances 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 238000004382 potting Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229920001222 biopolymer Polymers 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000004917 carbon fiber Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000010297 mechanical methods and process Methods 0.000 description 2
- 239000012764 mineral filler Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012766 organic filler Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05657—Cobalt [Co] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05676—Ruthenium [Ru] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05681—Tantalum [Ta] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
- H01L23/295—Organic, e.g. plastic containing a filler
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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- H01L2924/1033—Gallium nitride [GaN]
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- H01L2924/12031—PIN diode
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- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
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- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/1306—Field-effect transistor [FET]
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Verfahren zum Herstellen eines Halbleitergehäuses, wobei das Verfahren Folgendes aufweist: • Anordnen mehrerer Halbleiterchips (20) auf einem Träger (10), wobei jeder der mehreren Halbleiterchips (20) einen ersten Seitenkontaktbereich auf einer ersten Seite und eine gegenüberliegende zweite Seite aufweist, wobei jeder der mehreren Halbleiterchips (20) einen aktiven Bereich benachbart der ersten Seite aufweist, wobei die zweite Seite dem Träger (10) gegenüberliegt; • Bilden eines rekonstituierten Wafers (90) durch Aufbringen eines Einkapselungsmittels (50) an den mehreren Halbleiterchips (20) und dem Träger (10); • Bilden einer Durchgangsöffnung (60) und einer Kontaktöffnung (70) in dem Einkapselungsmittel (50); • Bilden eines ersten Kontaktsegments (110) und eines zweiten Kontaktsegments (120) durch Füllen der Durchgangsöffnung (60) und der Kontaktöffnung (70) mit einem leitfähigen Füllmaterial (80); und • Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers (90), • Trennen des rekonstituierten Wafers (90) von dem Träger (10); • Dünnen des rekonstituierten Wafers (90), um die mehreren Halbleiterchips (20) von der zweiten Seite zu dünnen; und • nach dem Dünnen, Bilden einer leitfähigen Platte auf einer zweiten Seite unter einem Kontaktbereich auf einer zweiten Seite, wobei der Kontaktbereich auf der zweiten Seite mit dem ersten Kontaktsegment (110) durch die leitfähige Platte auf der zweiten Seite verbunden wird.
Description
- Die vorliegende Erfindung betrifft im Allgemeinen Verfahren zum Herstellen von Halbleitergehäusen.
- Halbleitervorrichtungen werden in vielen elektronischen und anderen Anwendungen benutzt. Halbleitervorrichtungen weisen integrierte Schaltungen oder diskrete Vorrichtungen auf, die auf Halbleiterwafern durch Abscheiden vieler Arten dünner Materialschichten auf den Halbleiterwafern und Mustern der dünnen Materialschichten zur Bildung der integrierten Schaltungen gebildet werden.
- Die Halbleitervorrichtungen sind typischerweise in einem Keramik- oder Kunststoffkörper untergebracht, um sie vor physikalischer Beschädigung und Korrosion zu schützen. Das Gehäuse unterstützt auch die elektrischen Kontakte, die zum Verbinden der Vorrichtungen erforderlich sind. Je nach Verwendungszweck des verpackten (gehäusten) Chips sind viele verschiedene Gehäusetypen erhältlich. Ein typisches Gehäusedesign, zum Beispiel die Abmessungen des Gehäuses, die Anzahl der Anschlussstifte, kann offene Standards wie diejenigen des Joint Electron Devices Engineering Council (JEDEC) erfüllen. Die Gehäusefertigung kann auch als Halbleitervorrichtungsmontage oder einfach als Montage bezeichnet werden.
- Aus dem Dokument
US 2010/0 044 885 A1 - Aus dem Dokument
US 2009/0 079 090 A1 - Die Gehäusefertigung kann aufgrund der Komplexität des Verbindens einer Vielzahl elektrischer Verbindungen mit externen Segmenten bei gleichzeitigem Schutz dieser elektrischen Verbindungen und der darunter liegenden Chips ein kostenintensiver Prozess sein.
- Diese und weitere Probleme werden im Allgemeinen mit den beispielhaften Ausführungsformen der vorliegenden Erfindung gelöst oder umgangen, und technische Vorteile werden im Allgemeinen erreicht.
- Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleitergehäuses das Anordnen mehrerer Halbleiterchips auf einem Träger auf. Jeder der mehreren Halbleiterchips weist einen ersten Seitenkontaktbereich auf einer ersten Seite und eine gegenüberliegende zweite Seite auf. Jeder der mehreren Halbleiterchips weist einen aktiven Bereich benachbart der ersten Seite auf. Die zweite Seite liegt dem Träger gegenüber. Das Verfahren beinhaltet ferner das Bilden eines rekonstituierten Wafers durch Aufbringen eines Einkapselungsmittels an den mehreren Halbleiterchips und dem Träger. Eine Durchgangsöffnung und eine Kontaktöffnung werden in dem Einkapselungsmittel gebildet. Ein erstes Kontaktsegment und ein zweites Kontaktsegment werden durch Füllen der Durchgangsöffnung und der Kontaktöffnung mit einem leitfähigen Füllmaterial gebildet. Einzelne Gehäuse werden durch Vereinzeln der rekonstituierten Wafer gebildet. Das Verfahren weist ferner auf: Trennen des rekonstituierten Wafers von dem Träger; Dünnen des rekonstituierten Wafers, um die mehreren Halbleiterchips von der zweiten Seite zu dünnen; und nach dem Dünnen, Bilden einer leitfähigen Platte auf einer zweiten Seite unter einem Kontaktbereich auf einer zweiten Seite, wobei der Kontaktbereich auf der zweiten Seite mit dem ersten Kontaktsegment durch die leitfähige Platte auf der zweiten Seite verbunden wird.
- Die mehreren Halbleiterchips können Chips aufweisen, die zum Regulieren eines Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind.
- In einer Ausgestaltung kann das Anordnen mehrerer Halbleiterchips auf einem Träger das Anordnen mehrerer Leistungschips und mehrerer Vorrichtungen aufweisen, wobei jedes der einzelnen Gehäuse einen Leistungschip der mehreren Leistungschips und eine Vorrichtung der mehreren Vorrichtungen aufweist.
- In noch einer Ausgestaltung können die mehreren Vorrichtungen eine horizontale Halbleitervorrichtung aufweisen, die zum lateralen Regulieren eines Stromflusses in einer Ebene entlang der ersten Seite eingerichtet sind.
- In noch einer Ausgestaltung kann das Bilden der Durchgangsöffnung das Anwenden eines Laserbohrverfahrens aufweisen.
- In noch einer Ausgestaltung kann das Bilden des ersten Kontaktsegments und des zweiten Kontaktsegments das Anwenden eines elektrochemischen Abscheidungsverfahrens aufweisen.
- In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips zum Regulieren eines Stromflusses von dem Kontaktbereich auf der ersten Seite zu dem Kontaktbereich auf der zweiten Seite eingerichtet sein.
- In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips einen Leistungsfeldeffekttransistor aufweisen, wobei der Kontaktbereich auf der ersten Seite ein Quellenbereich des Leistungsfeldeffekttransistors sein kann und der Kontaktbereich auf der zweiten Seite kann ein Senkenbereich des Leistungsfeldeffekttransistors sein.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden einer zweiten Kontaktöffnung in dem Einkapselungsmittel; und Bilden eines dritten Kontaktsegments für einen Gate-Bereich des Leistungsfeldeffekttransistors durch Füllen der zweiten Kontaktöffnung mit dem leitfähigen Füllmaterial.
- In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweisen.
- In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweisen.
- In noch einer Ausgestaltung kann das Dünnen der mehreren Halbleiterchips das Dünnen eines Werkstücks aufweisen, das eine Heteroepitaxieschicht auf einem Siliziumsubstrat aufweist, und das Siliziumsubstrat kann durch das Dünnen entfernt werden.
- In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips einen n-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor oder einen p-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor aufweisen.
- In noch einer Ausgestaltung kann das Halbleitergehäuse weniger als zehn Anschlüsse aufweisen. In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Bilden eines Halbleitergehäuses bereitgestellt. Das Verfahren weist Folgendes auf: Anordnen mehrerer Leistungshalbleiterchips auf einem Träger, wobei jeder der mehreren Leistungshalbleiterchips einen Quellenkontaktbereich und einen Gate-Kontaktbereich auf einer ersten Seite und eine gegenüberliegende zweite Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips einen aktiven Bereich benachbart der ersten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips Chips aufweist, die zum Regulieren eines vertikalen Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind; Bilden eines rekonstituierten Wafers durch Aufbringen eines Einkapselungsmittels auf die mehreren Halbleiterchips und den Träger; Bilden einer Durchgangsöffnung in dem Einkapselungsmittel; und Bilden einer ersten Kontaktöffnung in dem Einkapselungsmittel über dem Quellenkontaktbereich und einer zweiten Kontaktöffnung in dem Einkapselungsmittel über dem Gate-Kontaktbereich. Das Verfahren weist ferner auf: Bilden eines ersten Kontaktsegments durch Füllen der Durchgangsöffnung mit einem leitfähigen Füllmaterial; und Bilden eines zweiten Kontaktsegments und eines dritten Kontaktsegments durch Füllen der ersten und der zweiten Kontaktöffnung mit dem leitfähigen Füllmaterial; Dünnen der mehreren Leistungshalbleiterchips durch Schleifen des rekonstituierten Wafers; und nach dem Dünnen, Bilden einer leitfähigen Platte auf der zweiten Seite unter einem Senkenkontaktbereich, wobei der Senkenkontaktbereich mit dem ersten Kontaktsegment durch die leitfähige Platte auf der zweiten Seite verbunden wird.
- In einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers.
- In noch einer Ausgestaltung kann das Bilden der Durchgangsöffnung das Anwenden eines Laserbohrverfahrens aufweisen.
- In noch einer Ausgestaltung können die Durchgangsöffnung und die erste Kontaktöffnung unter Anwendung eines gemeinsamen Verfahrens gebildet werden.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: nach dem Bilden des ersten, des zweiten und des dritten Kontaktsegments das Trennen des rekonstituierten Wafers von dem Träger.
- In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweisen.
- In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweisen.
- Vorstehend wurden die Merkmale einer Ausführungsform der vorliegenden Erfindung grob umrissen, so dass die nun folgende ausführliche Beschreibung der Erfindung besser verständlich ist. Zusätzliche Merkmale und Vorteile der Ausführungsformen der Erfindung werden nachstehend beschrieben und bilden den Gegenstand der Ansprüche der Erfindung. Der Fachmann wird erkennen, dass das hierin offenbarte Konzept und die spezifischen Ausführungsformen ohne Weiteres als Grundlage für Änderungen oder zur Gestaltung anderer Strukturen oder Verfahren für die gleichen Zwecke der vorliegenden Erfindung verwendet werden können. Der Fachmann wird ferner erkennen, dass diese äquivalenten Konstruktionen von dem in den beiliegenden Ansprüchen dargelegten Geist und Schutzbereich der Erfindung nicht abweichen.
- Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen.
- Es zeigen:
-
1 ein „Chip Scale Package” (Chipgehäuse), das einen Leistungshalbleiter gemäß einer Ausführungsform aufweist; -
2 , die2A bis2D einschließt, ein Gehäuse, das eine Halbleitervorrichtung mit drei Anschlüssen gemäß Ausführungsformen darstellt, wobei2A und2C bis2D Querschnittsansichten darstellen und2B eine Draufsicht darstellt; -
3 ein Halbleitergehäuse während der Herstellung nach dem Anordnen von vereinzelten Chips auf einem Träger gemäß einer Ausführungsform der Erfindung; -
4 das Halbleitergehäuse während der Herstellung nach dem Bilden eines rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung; -
5 das Halbleitergehäuse während der Herstellung nach dem Bilden von Öffnungen für Kontaktsegmente gemäß einer Ausführungsform der Erfindung; -
6 das Halbleitergehäuse während der Herstellung nach dem Bilden von Kontaktsegmenten durch Füllen der Kontaktsegmentöffnungen gemäß einer Ausführungsform der Erfindung; -
7 das Halbleitergehäuse während der Herstellung nach dem Trennen des rekonstituierten Wafers von dem Träger gemäß einer Ausführungsform der Erfindung; -
8 , die8A und8B einschließt, das Halbleitergehäuse während der Herstellung nach dem Dünnen des rekonstituierten Wafers, wobei8B einen vergrößerten Querschnitt von8A gemäß einer Ausführungsform der Erfindung darstellt; -
9 das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallbeschichtung unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung; -
10 das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallschicht unter der Metallbeschichtung und dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung; -
11 das Halbleitergehäuse während der Herstellung nach der Planarisierung der Vorderseite des rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung; -
12 das Halbleitergehäuse während der Herstellung nach dem Strukturieren der rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung; -
13 das Halbleitergehäuse während der Herstellung nach dem Entfernen des freigelegten Einkapselungsmittels gemäß einer Ausführungsform der Erfindung; -
14 das Halbleitergehäuse während der Herstellung nach dem Bilden mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung; -
15 das Halbleitergehäuse während der Herstellung nach dem Abscheiden einer gemusterten rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung; -
16 das Halbleitergehäuse während der Herstellung nach dem Entfernen mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung; und -
17 , die17A und17B einschließt, Halbleitergehäuse, die unter Verwendung von Ausführungsformen der Erfindung gebildet werden und an einer Leiterplatte befestigt sind. - Übereinstimmende Ziffern und Symbole in den unterschiedlichen Figuren beziehen sich im Allgemeinen auf die entsprechenden Teile, sofern nicht ausdrücklich anderweitig angegeben. Die Figuren sind derart gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen verdeutlichen, und sind daher nicht unbedingt maßstabsgetreu.
- Die Herstellung und Verwendung der verschiedenen Ausführungsformen wird unten ausführlich erläutert. Man wird jedoch zu schätzen wissen, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in vielen verschiedenen spezifischen Kontexten ausgeführt werden können. Die hier erläuterten spezifischen Ausführungsformen sind lediglich Darstellungen spezifischer Arten und Weisen der Herstellung und Verwendung der Erfindung und schränken den Schutzbereich der Erfindung in keiner Weise ein.
- Leistungshalbleiterchips haben spezielle Anforderungen (z. B. aufgrund der hohen Spannungen und der hohen Wärmeerzeugung) und erfordern ein gutes Wärmemanagement. Daher haben Gehäuse für Leistungshalbleitervorrichtungen zusätzliche Leistungsanforderungen und sind gleichzeitig sehr empfindlich im Hinblick auf die Herstellungskosten. Aufgrund der kleineren Anzahl der Anschlussstecker (Eingangs-/Ausgangsleitungen) sind Leistungschips typischerweise als TO(Transistor Outline – Transistorprofil)-Gehäuse verpackt, wenngleich Ausführungsformen der Erfindung nicht auf einen bestimmten Gehäusetyp eingeschränkt sind.
- Eine strukturelle Ausführungsform eines Halbleitergehäuses mit vertikalen Halbleiterchips wird anhand von
1 beschrieben. Eine alternative strukturelle Ausführungsform wird anhand von2 beschrieben. Ein Verfahren zum Bilden eines Halbleitergehäuses gemäß verschiedenen Ausführungsformen der Erfindung wird anhand von3 bis13 beschrieben. Alternative Verfahren zum Bilden eines Halbleitergehäuses werden anhand von14 bis16 beschrieben. Eine Ausführungsform der Erfindung zum Befestigen der Gehäuse an einer Leiterplatte wird anhand von17 beschrieben. -
1 stellt ein „Chip Scale Package” (Chipgehäuse) dar, das einen Leistungshalbleiter gemäß einer Ausführungsform aufweist. - In Bezug auf
1 ist ein Halbleiterchip20 in einem Einkapselungsmittel50 angeordnet. In einer oder mehreren Ausführungsformen ist der Halbleiterchip20 aufgrund des vertikalen Stromflusses, z. B. von einer oberen Oberfläche11 zu einer unteren Oberfläche12 , eine vertikale Halbleitervorrichtung. Dementsprechend weist der Halbleiterchip20 Kontaktbereiche nicht nur auf der oberen Oberfläche11 , sondern auch auf der unteren Oberfläche12 auf. In einigen Ausführungsformen ist der Halbleiterchip20 eine horizontale Halbleitervorrichtung mit einem lateralen Stromfluss. - In verschiedenen Ausführungsformen kann der Halbleiterchip
20 auf einem Siliziumsubstrat gebildet werden. Alternativ kann der Halbleiterchip20 eine auf SiC gebildete Vorrichtung sein. In einer Ausführungsform ist der Halbleiterchip20 eine Vorrichtung, die mindestens teilweise auf GaN gebildet wird. - In verschiedenen Ausführungsformen weist der Halbleiterchip
20 eine Leistungshalbleitervorrichtung auf, die in einer Vorrichtung eine diskrete Vorrichtung sein kann. In einer Ausführungsform ist der Halbleiterchip20 eine Vorrichtung mit zwei Anschlüssen wie eine PIN-Diode oder eine Schottky-Diode. In einer oder mehreren Ausführungsformen ist der Halbleiterchip20 eine Vorrichtung mit drei Anschlüssen wie ein Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), ein Sperrschicht-Feldeffekttransistor (JFET), ein bipolarer Transistor (BJT), ein isolierter bipolarer Gate-Transistor (IGBT) oder ein Thyristor. In verschiedenen Ausführungsformen ist der Halbleiterchip20 zum Betrieb bei etwa 1 V bis etwa 1000 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip20 zum Betrieb bei etwa 1 V bis etwa 20 V eingerichtet. In einer oder mehreren Ausführungsformen ist der Halbleiterchip20 zum Betrieb bei etwa 20 V bis etwa 1000 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip20 zum Betrieb bei etwa 20 V bis etwa 100 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip20 zum Betrieb bei etwa 100 V bis etwa 500 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip20 zum Betrieb bei etwa 500 V bis etwa 1000 V eingerichtet. - In einer Ausführungsform ist der Halbleiterchip
20 ein NPN-Transistor. In einer Ausführungsform ist der Halbleiterchip20 ein PNP-Transistor. In einer Ausführungsform ist der Halbleiterchip20 ein n-Kanal-MISFET. In einer anderen Ausführungsform ist der Halbleiterchip20 ein p-Kanal-MISFET. In einer oder mehreren Ausführungsformen kann der Halbleiterchip20 mehrere Vorrichtungen wie einen vertikalen MISFET und eine Diode oder alternativ zwei MISFET-Vorrichtungen aufweisen, die durch einen Isolierbereich voneinander getrennt sind. - Die Dicke des Halbleiterchips
20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in verschiedenen Ausführungsformen geringer als 50 μm sein. Die Dicke des Halbleiterchips20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in verschiedenen Ausführungsformen geringer als 20 μm sein. Die Dicke des Halbleiterchips20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in verschiedenen Ausführungsformen geringer als 10 μm sein. - Die Dicke des Halbleiterchips
20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in verschiedenen Ausführungsformen etwa 1 μm bis etwa 1000 μm betragen. Die Dicke des Halbleiterchips20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in verschiedenen Ausführungsformen etwa 5 μm bis etwa 50 μm betragen. Die Dicke des Halbleiterchips20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in einer Ausführungsform etwa 5 μm bis etwa 20 μm betragen. - Die Dicke des Halbleiterchips
20 von der oberen Oberfläche11 zu der unteren Oberfläche12 kann in einer Ausführungsform etwa 10 μm bis etwa 20 μm betragen. Eine Dicke von weniger als 25 μm kann vorteilhaft sein, um einen elektrischen Widerstand zu minimieren und die Wärmeleitfähigkeit zu verbessern, um so unter effizienter Entfernung von Wärme, die während des Betriebs in dem Halbleiterchip20 erzeugt wird, eine verbesserte elektrische Leistungsfähigkeit zu ermöglichen. Allerdings kann eine Dicke von weniger als 5 μm Stabilitätsprobleme während der Herstellung und/oder des Betriebs verursachen. - In verschiedenen Ausführungsformen weist das Einkapselungsmittel
50 ein dielektrisches Material auf und kann in einer Ausführungsform eine Vergussmasse sein. In anderen Ausführungsformen kann das Einkapselungsmittel50 ein Polymer, ein Biopolymer, ein faserimprägniertes Polymer (z. B. Kohlenstoff- oder Glasfasern in einem Harz), ein teilchengefülltes Polymer und andere organische Materialien sein. In einer oder mehreren Ausführungsformen weist das Einkapselungsmittel50 ein Dichtungsmittel auf, das nicht unter Verwendung einer Vergussmasse gebildet wird, und Materialien wie Epoxidharze und/oder Silikone. In verschiedenen Ausführungsformen kann das Einkapselungsmittel50 aus einem geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material oder einem Laminat hergestellt sein. Das Material des Einkapselungsmittels50 kann in einigen Ausführungsformen Füllstoffmaterialien enthalten. In einer Ausführungsform kann das Einkapselungsmittel50 Epoxidmaterial und ein Füllmaterial aufweisen, das kleine Glasteilchen oder andere elektrisch isolierende mineralische Füllstoffmaterialien wie Aluminiumoxid oder organische Füllmaterialien aufweist. - Kontaktpfropfen (Kontakt-Plugs)
120 sind auf der oberen Oberfläche11 des Halbleiterchips20 angeordnet. Die Kontaktpfropfen120 bilden Kontaktsegmente, die zum Beispiel auf einer Leiterplatte befestigt werden können. Die Kontaktpfropfen120 stellen eine Verbindung mit externen Eingabe- und Ausgabesignalen und anderen Signalen bereit, die für die Funktionsweise des Halbleiterchips20 benötigt werden. Die Kontaktpfropfen120 können in einer Ausführungsform Kupfer aufweisen. In einer alternativen Ausführungsform weisen die Kontaktpfropfen120 Aluminium auf. In anderen Ausführungsformen können die Kontaktpfropfen120 Wolfram, Titan, Tantal, Ruthenium, Nickel, Kobalt, Platin, Gold, Silber und andere solche Materialien aufweisen. - Die obere Oberfläche
11 des Halbleiterchips20 kann vorderseitige Metallisierungsschichten130 aufweisen, die in verschiedenen Ausführungsformen eine oder mehrere Ebenen von Metallbeschichtungen und Durchkontaktierungen aufweisen können. Die Metallisierungsschicht130 kann in einer Ausführungsform verschiedene Vorrichtungen innerhalb des Halbleiterchips20 verbinden. In einer anderen Ausführungsform bildet die Metallisierungsschicht130 Kontakt mit verschiedenen Bereichen einer diskreten Halbleitervorrichtung. - In einer oder mehreren Ausführungsformen sind durch das Substrat gehende Durchkontaktierungen
110 in dem Einkapselungsmittel50 angeordnet. Die durch das Substrat gehenden Durchkontaktierungen110 sind leitfähig, um ein Kontaktsegment für die Rückseite des Halbleiterchips20 zu bilden. In einer oder mehreren Ausführungsformen weisen die durch das Substrat gehenden Durchkontaktierungen110 ein leitfähiges Füllmaterial wie Kupfer, Aluminium und andere solche Materialien, auf. In anderen Ausführungsformen kann das Füllmaterial Wolfram, Titan, Tantal, Ruthenium, Nickel, Kobalt, Platin, Gold, Silber und andere solche Materialien aufweisen. Die durch das Substrat gehenden Durchkontaktierungen110 können in einigen Ausführungsformen eine äußere Sperrschicht aufweisen, die ein leitfähiges Material wie ein Metallnitrid aufweisen kann. Die Seitenwände der durch das Substrat gehenden Durchkontaktierungen110 können auch eine äußerste Schicht aufweisen, die in einigen Ausführungsformen ein dielektrisches Material aufweist. - Eine rückseitige Metallisierungsschicht
220 ist auf der Rückseite des Halbleiterchips20 angeordnet. Die rückseitige Metallisierungsschicht220 kann in einer Ausführungsform eine Rückplatte221 aufweisen. In einer Ausführungsform wird die rückseitige Metallisierungsschicht220 als eine Deckschicht, das heißt eine unstrukturierte Schicht unter dem Halbleiterchip20 gebildet. Die rückseitige Metallisierungsschicht220 kann eine Diffusionssperrschicht222 aufweisen, die den Halbleiterchip20 kontaktiert. Die Diffusionssperrschicht222 kann verhindern, dass Atome der rückseitigen Metallisierungsschicht220 in den Halbleiterchip20 diffundieren. Die Diffusionssperrschicht222 kann in einer oder mehreren Ausführungsformen Titannitrid und/oder Tantalnitrid aufweisen. In einer Ausführungsform kann die Diffusionsbarriereschicht222 Ta, TaN, TiW, Ti, TiN, Ru, W, WN, WCN oder eine Kombination davon aufweisen. In einigen Ausführungsformen kann die rückseitige Metallisierungsschicht220 auch eine Keimschicht aufweisen, die auf der Diffusionssperrschicht (Diffusionsbarrierenschicht)222 angeordnet ist. Die Rückplatte221 der rückseitigen Metallisierungsschicht220 weist Kupfer auf, wenngleich in anderen Ausführungsformen andere leitfähige Materialien wie dotiertes Polysilizium, Wolfram, Silber, Gold, Nickel, Palladium oder eine Kombination davon verwendet werden können. -
2 , die2A bis2D einschließt, stellt ein Gehäuse dar, das eine Halbleitervorrichtung mit drei Anschlüssen gemäß einer Ausführungsform darstellt, wobei2A eine Querschnittsansicht und2B eine Draufsicht darstellt, wobei2C und2D alternative Querschnittsansichten darstellen. - In Bezug auf
2A weist das Gehäuse in einer oder mehreren Ausführungsformen einen Halbleiterchip20 wie in der vorherigen Ausführungsform beschrieben, auf. Ferner ist der Halbleiterchip20 eine diskrete Leistungshalbleitervorrichtung mit drei Anschlüssen. In einer Ausführungsform ist der Halbleiterchip20 ein Transistor mit drei Anschlüssen mit einer Quelle (Source), einem Gate und einer Senke (Drain). In einer Ausführungsform sind die Quelle (Source) und das Gate benachbart der oberen Oberfläche11 ausgebildet, wohingegen die Senke (Drain) benachbart der unteren Oberfläche12 ausgebildet ist. Folglich weist die obere Oberfläche11 einen Quellenkontaktbereich (Source-Kontaktbereich)21 und einen Gate-Kontaktbereich22 auf, wohingegen die rückseitige Oberfläche13 einen Senkenkontaktbereich (Drain-Kontaktbereich)23 aufweist. Der Quellenkontaktbereich21 , der Gate-Kontaktbereich22 und der Senkenkontaktbereich23 weisen in einer Ausführungsform einen Silizidbereich auf. - In einer Ausführungsform kontaktieren mehrere erste Kontakte
121 der Kontaktpfropfen120 den gleichen Bereich des Halbleiterchips20 . Zum Beispiel, wie in2A dargestellt, können die mehreren ersten Kontakte121 direkt oder indirekt mit dem Quellenkontaktbereich21 eines diskreten Transistors verbunden werden, der den Halbleiterchip20 bildet. In einer Ausführungsform kontaktieren mehrere zweite Kontakte122 der Kontaktpfropfen120 den Gate-Kontaktbereich22 . Wie in2B dargestellt, bilden die mehreren ersten Kontakte121 und die mehreren zweiten Kontakte122 Kontaktsegmente, um den Halbleiterchip20 mit externen Signalen zu verbinden. -
2C stellt eine alternative Ausführungsform dar, die ein Gehäuse mit drei Anschlüssen darstellt, in dem mehrere der ersten Kontakte121 und mehrere der zweiten Kontakte122 und die durch das Substrat gehende Durchkontaktierung110 Anschlüsse des Gehäuses mit drei Anschlüssen bilden. -
2D stellt eine alternative Ausführungsform eines Halbleitermoduls mit mehreren Gehäusen dar. Wie in2D dargestellt, kann das Gehäuse einen ersten Halbleiterchip20A und einen zweiten Halbleiterchip20B aufweisen. In einer Ausführungsform kann der erste Halbleiterchip20A ein Halbleiterchip20 wie in der vorherigen Ausführungsform beschrieben sein. Der zweite Halbleiterchip20B kann der gleiche oder ein anderer Halbleiterchiptyp sein. In einer Ausführungsform kann der zweite Halbleiterchip20B einen horizontalen Halbleiterchip mit horizontalem Stromfluss aufweisen. In verschiedenen Ausführungsformen kann mehr als ein unterschiedlicher Halbleiterchiptyp enthalten sein. Zum Beispiel kann das Halbleitergehäuse in einer Ausführungsform zwei Leistungshalbleiterchips und mindestens einen horizontalen Halbleiterchip aufweisen. -
3 bis13 stellen eine Querschnittsansicht einer Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß einer Ausführungsform der Erfindung dar. -
3 stellt ein Halbleitergehäuse während der Herstellung nach dem Anordnen von vereinzelten Chips auf einem Träger gemäß einer Ausführungsform der Erfindung dar. - In Bezug auf
3 sind mehrere Halbleiterchips20 auf einem Träger10 angeordnet. Die mehreren Halbleiterchips20 können den gleichen Chiptyp aufweisen oder unterschiedliche Halbleiterchiptypen aufweisen (zum Beispiel wie in2D dargestellt). Die mehreren Halbleiterchips20 weisen aktive Bereiche benachbart der oberen Oberfläche11 in Bezug auf die rückseitige Oberfläche13 auf, die dem Träger10 gegenüberliegt. Die mehreren Halbleiterchips20 können mittels herkömmlicher Verarbeitung gebildet werden, zum Beispiel in einem Wafer, der zersägt wird, um die mehreren Halbleiterchips20 zu bilden. Wie oben beschrieben, können die mehreren Halbleiterchips20 auf einem Siliziumsubstrat wie einem Bulk-Silizium-Substrat oder einem Silizium-auf-Isolator-Substrat gebildet werden. Alternativ kann der Halbleiterchip20 eine auf SiC gebildete Vorrichtung sein. Ausführungsformen der Erfindung können auch Vorrichtungen einschließen, die auf Verbindungshalbleitersubstraten gebildet werden, und können Vorrichtungen auf Heteroepitaxiesubstraten einschließen. In einer Ausführungsform ist der Halbleiterchip20 eine Vorrichtung, die mindestens teilweise auf GaN gebildet wird, wobei es sich um ein GaN-auf-Saphir- oder Silizium-Substrat handeln kann. - Danach werden die mehreren Halbleiterchips
20 an dem Träger10 befestigt, der während der Verarbeitung mechanische Unterstützung und Stabilität bereitstellt. In verschiedenen Ausführungsformen kann der Träger10 eine Platte aus einem steifen Material, zum Beispiel einem Metall wie Nickel, Stahl, Edelstahl, ein Laminat, eine Folie oder ein Materialstapel sein. Der Träger10 kann mindestens eine flache Oberfläche aufweisen, auf der die mehreren Halbleiterchips20 angeordnet werden können. In einer oder mehreren Ausführungsformen kann der Träger10 rund oder quadratisch sein, wenngleich der Träger10 in verschiedenen Ausführungsformen eine beliebige geeignete Form aufweisen kann. Der Träger10 kann in verschiedenen Ausführungsformen eine beliebige angemessene Größe aufweisen. In einigen Ausführungsformen kann der Träger10 ein Klebeband, zum Beispiel ein doppelseitiges Klebeband aufweisen, das an den Träger10 laminiert ist. Der Träger10 kann in einer Ausführungsform einen Rahmen aufweisen, der eine ringförmige Struktur (ringförmig) mit einer Klebefolie ist. Die Klebefolie kann in einer oder mehreren Ausführungsformen entlang der äußeren Kanten von dem Rahmen gestützt werden. - Die mehreren Halbleiterchips
20 können in verschiedenen Ausführungsformen mittels einer Klebeschicht30 befestigt werden. In verschiedenen Ausführungsformen kann die Klebeschicht30 Klebstoff oder ein anderes klebstoffartiges Material aufweisen. In verschiedenen Ausführungsformen kann die Klebeschicht30 dünn sein, zum Beispiel eine Dicke von weniger als etwa 100 μm und zwischen 1 μm bis etwa 50 μm betragen. - In verschiedenen Ausführungsformen können die mehreren Halbleiterchips
20 Leistungschips aufweisen, die zum Beispiel große Ströme (z. B. größer als 30 Ampere) ziehen. In verschiedenen Ausführungsformen können die mehreren Halbleiterchips20 diskrete vertikale Vorrichtungen wie eine Leistungsvorrichtung mit zwei oder drei Anschlüssen aufweisen. Beispiele der Halbleiterchips20 sind PIN- oder Schottky-Dioden, MISFET, JFET, BJT, IGBT oder Thyristor. -
4 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden eines rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung dar. - Wie in
4 dargestellt, wird ein Einkapselungsmittel50 auf die mehreren Halbleiterchips20 aufgebracht. In einer Ausführungsform wird das Einkapselungsmittel50 mittels eines Formpressverfahrens aufgebracht. Beim Formpressen kann das Einkapselungsmittel50 in einem Formhohlraum angeordnet werden, danach wird der Formhohlraum verschlossen, um das Einkapselungsmittel50 zusammenzupressen. Das Formpressen wird angewendet, wenn ein einziges Muster geformt wird. In einer alternativen Ausführungsform wird das Einkapselungsmittel50 mittels eines Spritzpressverfahrens aufgebracht. In anderen Ausführungsformen kann das Einkapselungsmittel50 mittels Spritzgießens, Granulatspritzgießens, Pulverspritzgießens oder Flüssigspritzgießens aufgebracht werden. Alternativ kann das Einkapselungsmittel50 mittels Druckverfahren wie Schablonen- oder Siebdrucks aufgebracht werden. - In verschiedenen Ausführungsformen weist das Einkapselungsmittel
50 ein dielektrisches Material auf und kann in einer Ausführungsform eine Vergussmasse aufweisen. In anderen Ausführungsformen kann das Einkapselungsmittel50 ein Polymer, ein Biopolymer, ein faserimprägniertes Polymer (z. B. Kohlenstoff- oder Glasfasern in einem Harz), ein teilchengefülltes Polymer und andere organische Materialien aufweisen. In einer oder mehreren Ausführungsformen weist das Einkapselungsmittel50 ein Dichtungsmittel auf, das nicht unter Verwendung einer Vergussmasse gebildet wird, und Materialien wie Epoxidharze und/oder Silikone. In verschiedenen Ausführungsformen kann das Einkapselungsmittel50 aus einem geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material oder einem Laminat hergestellt sein. Das Material des Einkapselungsmittels50 kann in einigen Ausführungsformen Füllstoffmaterialien enthalten. In einer Ausführungsform kann das Einkapselungsmittel50 Epoxidmaterial und ein Füllmaterial aufweisen, das kleine Glasteilchen oder andere elektrisch isolierende mineralische Füllstoffmaterialien wie Aluminiumoxid oder organische Füllmaterialien aufweist. Das Einkapselungsmittel50 kann gehärtet sein, d. h. einem thermischen Verfahren zum Aushärten unterzogen werden, um eine hermetische Abdichtung zu bilden, die die mehreren Halbleiterchips20 schützt. Das Härteverfahren härtet das Einkapselungsmittel50 , so dass ein einziges Substrat gebildet wird, um die mehreren Halbleiterchips20 zu halten. Ein solches Substrat wird als ein rekonstituierter Wafer90 bezeichnet. -
5 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden von Öffnungen für Kontaktsegmente gemäß einer Ausführungsform der Erfindung dar. - In Bezug auf
5 sind mehrere Durchkontaktierungsöffnungen60 in dem Einkapselungsmittel50 ausgebildet. Mehrere Kontaktöffnungen70 sind ebenfalls in dem Einkapselungsmittel50 ausgebildet. In einer Ausführungsform werden die mehreren Durchkontaktierungsöffnungen60 und die mehreren Kontaktöffnungen70 mittels eines Laserverfahrens gebildet. Zum Beispiel kann eine Laserbohrung verwendet werden, um das Einkapselungsmittel50 zu strukturieren. In einer Ausführungsform kann ein Kohlenstoffdioxidlaser für die Laserbohrung verwendet werden. In einer anderen Ausführungsform kann die Laserbohrung einen Nd:YAG-Laser aufweisen. In einer alternativen Ausführungsform werden die mehreren Durchkontaktierungsöffnungen60 und die mehreren Kontaktöffnungen70 nach einem herkömmlichen Lithographieverfahren, zum Beispiel mittels eines Plasmaätzverfahrens gebildet. - In verschiedenen Ausführungsformen weisen die mehreren Durchkontaktierungsöffnungen
60 einen maximalen Durchmesser von weniger als 500 μm auf. Die mehreren Durchkontaktierungsöffnungen60 weisen in einer oder mehreren Ausführungsformen einen maximalen Durchmesser von weniger als 400 μm auf. Die mehreren Durchkontaktierungsöffnungen60 weisen in einer Ausführungsform einen maximalen Durchmesser von weniger als 300 μm auf. Die mehreren Durchkontaktierungsöffnungen60 weisen in verschiedenen Ausführungsformen einen maximalen Durchmesser von etwa 200 μm bis etwa 350 μm auf. -
6 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden von Kontaktsegmenten durch Füllen der Kontaktsegmentöffnungen gemäß einer Ausführungsform der Erfindung dar. - Wie als Nächstes in
6 dargestellt, kann eine Metallbeschichtung81 in den mehreren Durchkontaktierungsöffnungen60 und den mehreren Kontaktöffnungen70 gebildet werden. Die Metallbeschichtung81 kann ein Diffusionssperrmaterial aufweisen und kann auch eine Keimschicht zum anschließenden Galvanisieren aufweisen. Zum Beispiel kann die Metallbeschichtung81 in einer Ausführungsform einen Metallnitridstapel (z. B. TiN, TaN) gefolgt von einer Keimschicht (z. B. Cu) aufweisen. Die Metallbeschichtung81 kann in einer Ausführungsform zum Beispiel mittels Sputterabscheidung abgeschieden werden. In einer Ausführungsform kann die Metallbeschichtung81 mittels Hochfrequenz(HF)-Magnetronsputterns abgeschieden werden. In alternativen Ausführungsformen kann die Metallbeschichtung81 zum Beispiel eine Schicht aus Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen. Die Keimschicht kann gleichmäßig auf das Diffusionssperrmaterial zum Beispiel mittels einer plasmagestützten Gasphasenabscheidungs-(PVD)-Sputtertechnik oder einem metallorganischen chemischen Gasphasenabscheidungs-(MOCVD)-Verfahren abgeschieden werden. In verschiedenen Ausführungsformen weist die Keimschicht das gleiche Material wie das Material auf, das mittels einer Galvanisierung oder eines stromlosen Abscheidungsverfahrens abgeschieden wird. Die Keimschicht weist in einer Ausführungsform Kupfer auf. - Ein leitfähiges Füllmaterial
80 wird in die mehreren Durchkontaktierungsöffnungen60 und die mehreren Kontaktöffnungen70 gefüllt. In verschiedenen Ausführungsformen wird das leitfähige Füllmaterial80 mittels eines elektrochemischen Abscheidungsverfahrens wie der Galvanisierung abgeschieden. Alternativ kann das leitfähige Füllmaterial80 mittels eines stromlosen Abscheidungsverfahrens abgeschieden werden. - Daher werden nach dem Abscheiden des leitfähigen Füllmaterials
80 in den mehreren Durchkontaktierungsöffnungen60 durch das Substrat gehende Durchkontaktierungen110 gebildet, während Kontaktpfropfen120 in den mehreren Kontaktöffnungen70 gebildet werden. -
7 stellt das Halbleitergehäuse während der Herstellung nach dem Trennen des rekonstituierten Wafers von dem Träger gemäß einer Ausführungsform der Erfindung dar. - In Bezug auf
7 wird der Träger10 entfernt, um den rekonstituierten Wafer90 oder künstlichen Wafer zu trennen. Das Einkapselungsmittel50 , das in den mehreren Halbleiterchips20 eingebettet ist, stellt während der späteren Verarbeitung mechanische Stabilität bereit. Durch Entfernen des Trägers10 wird auch die rückseitige Oberfläche13 des Halbleiterchips20 freigelegt. -
8 , die8A und8B einschließt, stellt das Halbleitergehäuse während der Herstellung nach dem Dünnen des rekonstituierten Wafers dar, wobei8B einen vergrößerten Querschnitt von8A gemäß einer Ausführungsform der Erfindung darstellt. - Wie als Nächstes in
8A dargestellt, wird der rekonstituierte Wafer90 gedünnt, so dass die Dicke der mehreren Halbleiterchips20 von einer ersten Dicke H1 (7 ) auf eine zweite Dicke H2 (8 ) verringert wird und dadurch eine untere Oberfläche12 freigelegt wird. In verschiedenen Ausführungsformen kann das Dünnen mittels eines mechanischen Verfahrens wie einem Schleifverfahren ausgeführt werden. In einigen Ausführungsformen können ein chemisches Verfahren oder ein chemisch-mechanisches Verfahren zum Dünnen angewendet werden. - In verschiedenen Ausführungsformen beträgt die zweite Dicke H2 nach dem Dünnen etwa 20 μm bis etwa 100 μm und in einer Ausführungsform 80 μm bis etwa 120 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 50 μm bis etwa 100 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 20 μm bis etwa 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 10 μm bis etwa 20 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 10 μm.
- In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 20 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 100 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 80 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 30 μm. Die zweite Dicke H2 kann basierend auf der mechanischen Stabilität, der Notwendigkeit für eine Reduzierung von Widerständen und anderem ausgewählt werden.
- In einigen Ausführungsformen, wie in
8B dargestellt, kann die Struktur des Substrats, die die mehreren Halbleiterchips20 aufweist, während des Dünnungsverfahrens verändert werden.8B stellt die Dicke eines Halbleiterchips20 vor und nach dem Dünnen dar. Der Halbleiterchip20 vor dem Dünnen weist eine erste Schicht31 auf, die einen aktiven Bereich aufweist, und eine zweite Schicht32 , die ein anderes Material als die erste Schicht31 aufweist. In einer Ausführungsform weist die erste Schicht31 Silizium auf und die zweite Schicht32 weist eine Oxidschicht auf, wenn der Halbleiterchip20 auf einem Silizium-auf-Isolator-Substrat hergestellt wird. In einer anderen Ausführungsform weist die erste Schicht31 ein Verbindungshalbleitermaterial wie GaN auf und die zweite Schicht32 weist Silizium auf, wenn der Halbleiterchip20 auf einem GaN/Si-Heteroepitaxiesubstrat hergestellt wird. Die Dicke des Halbleiterchips20 vor dem Dünnen ist die erste Dicke H1, wohingegen die Dicke nach dem Dünnen die zweite Dicke H2 ist. - Wenn zum Beispiel die mehreren Halbleiterchips
20 auf einem Silizium-auf-Isolator-Substrat gebildet werden, kann das Dünnungsverfahren nach dem Entfernen der Isolatorschicht angehalten werden. - In ähnlicher Weise kann im Falle eines Heteroepitaxiesubstrats wie einer GaN-Schicht auf einem Siliziumsubstrat das Dünnungsverfahren nach dem Entfernen des Siliziumsubstrats angehalten werden, so dass die GaN-Schicht zurückbleibt. Alternativ kann ein kleiner Anteil des Siliziumsubstrats zurückbleiben, der anschließend in ein Silizid umgewandelt werden kann. Zum Beispiel kann dies zur Bildung vertikaler GaN-Leistungsvorrichtungen verwendet werden.
-
9 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallbeschichtung unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung dar. - In Bezug auf
9 wird eine rückseitige Metallbeschichtung210 unter der exponierten unteren Oberfläche12 des rekonstituierten Wafers gebildet. Die rückseitige Metallbeschichtung210 kann in einer oder mehreren Ausführungsformen als eine Deckschicht abgeschieden werden. In verschiedenen Ausführungsformen weist die rückseitige Metallbeschichtung210 das gleiche Material (d. h. eine Keimschicht) auf wie das Material, das mittels einer Galvanisierung oder eines stromlosen Abscheidungsverfahrens abgeschieden wird. Die rückseitige Metallbeschichtung210 weist in einer Ausführungsform Kupfer auf. In einer anderen Ausführungsform weist die rückseitige Metallbeschichtung210 Platin, Gold, Silber und/oder Zink auf. - Die rückseitige Metallbeschichtung
210 kann eine Keimschicht und ein fakultatives Diffusionssperrmaterial aufweisen, so dass die Keimschicht gleichmäßig auf dem fakultativen Diffusionssperrmaterial abgeschieden wird. In verschiedenen Ausführungsformen kann die rückseitige Metallbeschichtung210 mittels plasmagestützter Gasphasenabscheidung(PVD)-Sputtertechnik oder eines metallorganischen chemischen Gasphasenabscheidungs-(MOCVD)-Verfahrens abgeschieden werden. In alternativen Ausführungsformen kann die rückseitige Metallbeschichtung210 zum Beispiel eine Schicht aus Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen. -
10 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallschicht unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung dar. - Wie in
10 dargestellt, wird eine rückseitige Metallschicht220 unter der rückseitigen Metallbeschichtung210 gebildet. In verschiedenen Ausführungsformen kann die rückseitige Metallschicht220 mittels eines elektrochemischen Abscheidungsverfahrens wie der Galvanisierung abgeschieden werden. In einer anderen Ausführungsform kann eine stromlose Abscheidung angewendet werden. In noch einer anderen Ausführungsform kann ein Abscheidungsverfahren wie eine Sputtertechnik oder MOCVD angewendet werden, um die rückseitige Metallschicht220 zu bilden. In alternativen Ausführungsformen kann die rückseitige Metallschicht220 eine Schicht aus zum Beispiel Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen. In einem Fall wird eine Kupferkeimschicht als die rückseitige Metallbeschichtung210 gefolgt von einer Kupfergalvanisierung abgeschieden, um die rückseitige Metallschicht220 zu bilden. In einem anderen Beispiel wird eine Titansperrschicht als die rückseitige Metallbeschichtung210 gefolgt von einer Aluminiumabscheidung abgeschieden, um die rückseitige Metallschicht220 zu bilden. -
11 stellt das Halbleitergehäuse während der Herstellung nach der Planarisierung der Vorderseite des rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung dar. - Die vorherigen Galvanisierungsverfahren können in einigen Ausführungsformen zum Kurzschluss der Vorderseitenkontakte geführt haben. Daher kann in einigen Ausführungsformen eine Polierung wie eine chemische, mechanische oder eine chemisch-mechanische Polierung von der Vorderseite des rekonstituierten Wafers durchgeführt werden. Der Polierungsschritt kann in anderen Ausführungsformen in einem anderen Verfahrensschritt durchgeführt werden, zum Beispiel nach dem Abscheiden des leitfähigen Füllmaterials
80 . -
12 stellt das Halbleitergehäuse während der Herstellung nach dem Strukturieren der rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung dar. - Die rückseitige Metallschicht
220 , die rückseitige Metallbeschichtung210 und wahlweise das leitfähige Füllmaterial80 auf der Vorderseite können strukturiert werden, um Sägeöffnungen240 zu bilden, die in einem Sägebereich230 angeordnet sind. -
13 stellt das Halbleitergehäuse während der Herstellung nach dem Entfernen des freigelegten Einkapselungsmittels gemäß einer Ausführungsform der Erfindung dar. - Danach wird der rekonstituierte Wafer
90 vereinzelt, um einzelne Gehäuse zu bilden. In verschiedenen Ausführungsformen kann die Vereinzelung chemisch, zum Beispiel mittels eines Plasmaverfahrens durchgeführt werden. In einer anderen Ausführungsform kann die Vereinzelung mechanisch, zum Beispiel mittels eines Sägewerkzeugs durchgeführt werden. In einigen Ausführungsformen kann die Vereinzelung mittels einer Kombination von chemischen und mechanischen Verfahren durchgeführt werden. -
14 bis16 stellen eine alternative Ausführungsform des Bildens von Halbleitergehäusen mit vertikalen Halbleiterchips dar. - Diese Ausführungsform folgt der vorherigen Ausführungsform, die in
3 bis9 beschrieben ist. Im Gegensatz zu der vorherigen Ausführungsform wird ein Muster auf die rückseitige Metallschicht220 abgeschieden. -
14 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung dar. - Wie in
14 dargestellt, werden mehrere Lackschutzstrukturen250 auf den Sägebereichen230 gebildet. Die mehreren Lackschutzstrukturen250 können durch Abscheiden einer Lackschutzschicht und Strukturieren der Lackschutzschicht mittels herkömmlicher Lithographie gebildet werden. Alternativ können die mehreren Lackschutzstrukturen250 in einigen Ausführungsformen mittels eines Laserabtragverfahrens gebildet werden. In anderen Ausführungsformen können die mehreren Lackschutzstrukturen250 mittels eines Druckverfahrens wie eines Schablonendruckverfahrens gebildet werden. -
15 stellt das Halbleitergehäuse während der Herstellung nach dem Abscheiden einer strukturierten rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung dar. - Ein leitfähiges Material wird abgeschieden, um eine rückseitige Metallschicht
220 zu bilden. In verschiedenen Ausführungsformen wird das leitfähige Material mittels eines elektrochemischen Gasphasenabscheidungsverfahrens abgeschieden. Dementsprechend wird das leitfähige Material nicht auf den mehreren Lackschutzstrukturen250 abgeschieden. -
16 stellt das Halbleitergehäuse während der Herstellung nach dem Entfernen mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung dar. - Die mehreren Lackschutzstrukturen
250 können zum Beispiel mittels eines chemischen Nassätzverfahrens entfernt werden. Auf diese Weise werden Sägeöffnungen240 in den Sägebereichen230 gebildet. Eine Nachbearbeitung kann wie in13 beschrieben erfolgen. -
17 , die17A und17B einschließt, stellt Halbleitergehäuse dar, die unter Verwendung von Ausführungsformen der Erfindung gebildet werden und an einer Leiterplatte befestigt sind. - Die Halbleitergehäuse, die mittels Ausführungsformen der Erfindung gebildet werden, können in einer Ausführungsform an einer gedruckten Leiterplatte
300 befestigt werden. In einer Ausführungsform kann das Halbleitergehäuse mit der Vorderseite nach unten auf einer Hauptoberfläche der gedruckten Leiterplatte300 angeordnet werden. Zum Beispiel können unter den durch das Substrat gehenden Durchkontaktierungen110 und den Kontaktpfropfen120 zusätzliche Lötkugeln310 gebildet werden, um die gedruckte Leiterplatte300 zu verbinden. In verschiedenen Ausführungsformen können andere Befestigungstypen verwendet werden. - Ferner können in verschiedenen Ausführungsformen weitere Strukturen an den Halbleitergehäusen befestigt werden. Zum Beispiel stellt
17B eine Wärmesenke150 dar, die auf dem Halbleitergehäuse angeordnet ist. Die Wärmesenke150 kann mittels eines dünnen Klebstoffs130 verbunden werden, der thermisch leitfähig sein kann, was die Wärmeleitung von dem Halbleiterchip20 weg ermöglicht.
Claims (16)
- Verfahren zum Herstellen eines Halbleitergehäuses, wobei das Verfahren Folgendes aufweist: • Anordnen mehrerer Halbleiterchips (
20 ) auf einem Träger (10 ), wobei jeder der mehreren Halbleiterchips (20 ) einen ersten Seitenkontaktbereich auf einer ersten Seite und eine gegenüberliegende zweite Seite aufweist, wobei jeder der mehreren Halbleiterchips (20 ) einen aktiven Bereich benachbart der ersten Seite aufweist, wobei die zweite Seite dem Träger (10 ) gegenüberliegt; • Bilden eines rekonstituierten Wafers (90 ) durch Aufbringen eines Einkapselungsmittels (50 ) an den mehreren Halbleiterchips (20 ) und dem Träger (10 ); • Bilden einer Durchgangsöffnung (60 ) und einer Kontaktöffnung (70 ) in dem Einkapselungsmittel (50 ); • Bilden eines ersten Kontaktsegments (110 ) und eines zweiten Kontaktsegments (120 ) durch Füllen der Durchgangsöffnung (60 ) und der Kontaktöffnung (70 ) mit einem leitfähigen Füllmaterial (80 ); und • Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers (90 ), • Trennen des rekonstituierten Wafers (90 ) von dem Träger (10 ); • Dünnen des rekonstituierten Wafers (90 ), um die mehreren Halbleiterchips (20 ) von der zweiten Seite zu dünnen; und • nach dem Dünnen, Bilden einer leitfähigen Platte auf einer zweiten Seite unter einem Kontaktbereich auf einer zweiten Seite, wobei der Kontaktbereich auf der zweiten Seite mit dem ersten Kontaktsegment (110 ) durch die leitfähige Platte auf der zweiten Seite verbunden wird. - Verfahren gemäß Anspruch 1, • wobei das Anordnen mehrerer Halbleiterchips (
20 ) auf einem Träger (10 ) das Anordnen mehrerer Leistungschips (20 ) und mehrerer Vorrichtungen aufweist, wobei jedes der einzelnen Gehäuse einen Leistungschip (20 ) der mehreren Leistungschips (20 ) und eine Vorrichtung der mehreren Vorrichtungen aufweist; • wobei vorzugsweise die mehreren Vorrichtungen eine horizontale Halbleitervorrichtung aufweisen, die zum lateralen Regulieren eines Stromflusses in einer Ebene entlang der ersten Seite eingerichtet sind. - Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden der Durchgangsöffnung (
60 ) das Anwenden eines Laserbohrverfahrens aufweist. - Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Bilden des ersten Kontaktsegments (
110 ) und des zweiten Kontaktsegments (120 ) das Anwenden eines elektrochemischen Abscheidungsverfahrens aufweist. - Verfahren gemäß einem der Ansprüche 1 bis 4, wobei jeder der mehreren Halbleiterchips (
20 ) zum Regulieren eines Stromflusses von dem Kontaktbereich auf der ersten Seite zu dem Kontaktbereich auf der zweiten Seite eingerichtet ist. - Verfahren gemäß einem der Ansprüche 1 bis 5, wobei jeder der mehreren Halbleiterchips (
20 ) einen Leistungsfeldeffekttransistor aufweist und wobei der Kontaktbereich auf der ersten Seite ein Quellenbereich des Leistungsfeldeffekttransistors ist und der Kontaktbereich auf der zweiten Seite ein Senkenbereich des Leistungsfeldeffekttransistors ist; wobei das Verfahren vorzugsweise ferner aufweist: • Bilden einer zweiten Kontaktöffnung (70 ) in dem Einkapselungsmittel (50 ); und • Bilden eines dritten Kontaktsegments (120 ) für einen Gate-Bereich des Leistungsfeldeffekttransistors durch Füllen der zweiten Kontaktöffnung (70 ) mit dem leitfähigen Füllmaterial (80 ). - Verfahren gemäß einem der Ansprüche 1 bis 6, • wobei das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweist; oder • wobei das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweist.
- Verfahren gemäß einem der Ansprüche 1 bis 6, wobei das Dünnen der mehreren Halbleiterchips (
20 ) das Dünnen eines Werkstücks aufweist, das eine Heteroepitaxieschicht auf einem Siliziumsubstrat aufweist, und wobei das Siliziumsubstrat durch das Dünnen entfernt wird. - Verfahren gemäß einem der Ansprüche 1 bis 8, wobei jeder der mehreren Halbleiterchips (
20 ) einen n-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor oder einen p-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor aufweist. - Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Halbleitergehäuse weniger als zehn Anschlüsse aufweist.
- Verfahren zum Bilden eines Halbleitergehäuses, wobei das Verfahren Folgendes aufweist: • Anordnen mehrerer Leistungshalbleiterchips (
20 ) auf einem Träger (10 ), wobei jeder der mehreren Leistungshalbleiterchips (20 ) einen Quellenkontaktbereich und einen Gate-Kontaktbereich auf einer ersten Seite und eine gegenüberliegende zweite Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips (20 ) einen aktiven Bereich benachbart der ersten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips (20 ) Chips (20 ) aufweist, die zum Regulieren eines vertikalen Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind; • Bilden eines rekonstituierten Wafers (90 ) durch Aufbringen eines Einkapselungsmittels (50 ) auf die mehreren Halbleiterchips (20 ) und den Träger (10 ); • Bilden einer Durchgangsöffnung (60 ) in dem Einkapselungsmittel (50 ); • Bilden einer ersten Kontaktöffnung (70 ) in dem Einkapselungsmittel (50 ) über dem Quellenkontaktbereich und einer zweiten Kontaktöffnung (70 ) in dem Einkapselungsmittel (50 ) über dem Gate-Kontaktbereich • Bilden eines ersten Kontaktsegments (110 ) durch Füllen der Durchgangsöffnung (60 ) mit einem leitfähigen Füllmaterial (80 ); und • Bilden eines zweiten Kontaktsegments (120 ) und eines dritten Kontaktsegments (120 ) durch Füllen der ersten und der zweiten Kontaktöffnung (70 ) mit dem leitfähigen Füllmaterial (80 ); • Dünnen der mehreren Leistungshalbleiterchips (20 ) durch Schleifen des rekonstituierten Wafers (90 ); und • nach dem Dünnen, Bilden einer leitfähigen Platte auf der zweiten Seite unter einem Senkenkontaktbereich, wobei der Senkenkontaktbereich mit dem ersten Kontaktsegment (110 ) durch die leitfähige Platte auf der zweiten Seite verbunden wird. - Verfahren gemäß Anspruch 11, ferner aufweisend: Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers (
90 ). - Verfahren gemäß Anspruch 11 oder 12, wobei das Bilden der Durchgangsöffnung (
60 ) das Anwenden eines Laserbohrverfahrens aufweist. - Verfahren gemäß einem der Ansprüche 11 bis 13, wobei die Durchgangsöffnung (
60 ) und die erste Kontaktöffnung (70 ) unter Anwendung eines gemeinsamen Verfahrens gebildet werden. - Verfahren gemäß einem der Ansprüche 11 bis 14, wobei das Verfahren ferner aufweist: • nach dem Bilden des ersten Kontaktsegments (
110 ) und des zweiten und des dritten Kontaktsegments (120 ) das Trennen des rekonstituierten Wafers (90 ) von dem Träger (10 ). - Verfahren gemäß einem der Ansprüche 11 bis 15, wobei das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweist; oder das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/463,636 | 2012-05-03 | ||
US13/463,636 US9040346B2 (en) | 2012-05-03 | 2012-05-03 | Semiconductor package and methods of formation thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013104337A1 DE102013104337A1 (de) | 2013-11-07 |
DE102013104337B4 true DE102013104337B4 (de) | 2018-02-15 |
Family
ID=49384565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013104337.2A Active DE102013104337B4 (de) | 2012-05-03 | 2013-04-29 | Verfahren zum Herstellen eines Halbleitergehäuses |
Country Status (3)
Country | Link |
---|---|
US (1) | US9040346B2 (de) |
CN (1) | CN103383921B (de) |
DE (1) | DE102013104337B4 (de) |
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CN103383921A (zh) | 2013-11-06 |
US9040346B2 (en) | 2015-05-26 |
US20130292684A1 (en) | 2013-11-07 |
CN103383921B (zh) | 2016-08-10 |
DE102013104337A1 (de) | 2013-11-07 |
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