DE102013104952B4 - Halbleiterpackages und Verfahren zu deren Ausbildung - Google Patents

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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2924/1305—Bipolar Junction Transistor [BJT]
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    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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    • H01L2924/1306—Field-effect transistor [FET]
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    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Halbleiterpackage, aufweisend:• einen vertikalen Halbleiterchip (20) mit einer ersten Hauptoberfläche (11) auf einer Seite des vertikalen Halbleiterchips (20) und einer zweiten Hauptoberfläche (12) auf einer gegenüberliegenden Seite des vertikalen Halbleiterchips (20), wobei die erste Hauptoberfläche (11) ein erstes Kontaktgebiet (110, 120) enthält und die zweite Hauptoberfläche (12) ein zweites Kontaktgebiet (130) enthält und wobei der vertikale Halbleiterchip (20) eingerichtet ist zum Regeln des Stromflusses von dem ersten Kontaktgebiet (110, 120) zu dem zweiten Kontaktgebiet (130) entlang einer Stromflussrichtung;• eine vorderseitige Metallisierungsschicht (100), die über dem ersten Kontaktgebiet (110, 120) angeordnet ist;• einen rückseitigen Leiter (320), der an dem zweiten Kontaktgebiet (130) der zweiten Hauptoberfläche (12) angeordnet ist; und• ein erstes Kapselungsmittel (50), in dem der vertikale Halbleiterchip (20) und der rückseitige Leiter (320) angeordnet sind, wobei das erste Kapselungsmittel (50) entlang von Seitenwänden, betrachtet bezüglich der Stromflussrichtung, des Halbleiterchips (20) angeordnet ist und wobei das erste Kapselungsmittel (50) einen ersten Teil von Seitenwänden des rückseitigen Leiter (320) bedeckt;• ein zweites Kapselungsmittel (450), das äußere Seitenwände des ersten Kapselungsmittels (50), die vorderseitige Metallisierungsschicht (100) und einen verbleibenden Teil der Seitenwände des rückseitigen Leiters (320) bedeckt, wobei das erste Kapselungsmittel (50) und das zweite Kapselungsmittel (450) selbst dann, wenn sie aus dem gleichen Material bestehen, eine unterschiedliche Grenzfläche aufweisen, weil sie in verschiedenen Prozessschritten ausgebildet werden; und• mehrere Kontaktpads (260, 270, 290), die in einer Hauptoberfläche des zweiten Kapselungsmittels (450) angeordnet sind, wobei die mehreren Kontaktpads ein erstes Kontaktpad (270, 290) umfassen, das durch eine in dem zweiten Kapselungsmittel (450) angeordnete Zwischenverbindung (280b, 280a) an das erste Kontaktgebiet (110, 120) gekoppelt ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere Halbleiterpackages und Verfahren zu deren Ausbildung.
  • Halbleiterbauelemente werden in einer Vielzahl von Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen unter anderem integrierte Schaltungen oder diskrete Bauelemente, die auf Halbleiterwafern ausgebildet werden, indem eine oder mehrere Arten von Dünnfilmen aus Material über den Halbleiterwafern abgeschieden und die Dünnfilme aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Die Halbleiterbauelemente werden in der Regel innerhalb eines Keramik- oder eines Kunststoffkörpers gekapselt, um das Halbleiterbauelement vor physischer Beschädigung oder Korrosion zu schützen. Das Kapseln unterstützt auch die elektrischen Kontakte, die erforderlich sind, um ein Halbleiterbauelement, auch als ein Die oder ein Chip bezeichnet, mit anderen Bauelementen außerhalb der Kapselung zu verbinden. Es sind viele verschiedene Arten von Kapselung erhältlich, je nach der Art von Halbleiterbauelement und der beabsichtigten Verwendung des gekapselten Halbleiterbauelements. Typische Kapselungsmerkmale, wie etwa Abmessungen des Package, Pinzahl usw. können offene Normen unter anderem von Joint Electron Devices Engineering Council (JEDEC) entsprechen. Die Kapselung kann auch als Halbleiterbauelementmontage oder einfach Montage bezeichnet werden.
  • Das Kapseln kann wegen der Komplexität des Verbindens mehrerer elektrischer Verbindungen mit externen Pads, wobei diese elektrischen Verbindungen und der oder die darunterliegenden Chips geschützt werden, ein kostenintensiver Prozess sein. DE 10 2008 008 920 A1 zeigt einen integrierten Schaltkreisaufweisend: ein Substrat mit einer aktiven Fläche, die eingerichtet ist als Transistor; eine vorderseitige Gate-Elektrode und eine vorderseitige Source-Elektrode; eine rückseitige Drain-Elektrode; und ein Verpackungsmaterial, in dem das Substrat und die rückseitige Drain-Elektrode angeordnet sind, wobei das erste Kapselungsmittel entlang von Seitenwänden des Substrats angeordnet ist und wobei das erste Verpackungsmaterial die kompletten Seitenwände der rückseitigen Drain-Elektrode bedeckt; und ein Vergussgebinde, das äußere Seitenwände des ersten Verpackungsmaterials und die vorderseitigen Elektroden bedeckt.
  • DE 10 2008 045 338 A1 zeigt ein Halbleiterbauelement aufweisend: einen Halbleiterchip, der eingerichtet ist als Leistungstransistor; eine vorderseitige Leitung; ein rückseitiges Chippad; und eine erste isolierende Schicht, in dem der Halbleiterchip und das rückseitige Chippad angeordnet sind, wobei die isolierende Schicht entlang von Seitenwänden des Halbleiterchips angeordnet ist und wobei die isolierende Schicht die kompletten Seitenwände des rückseitigen Chippads bedeckt; und eine isolierende Schicht und Vergussmaterial die die vorderseitigen Leitungen bedecken.
  • DE 10 2008 062 498 A1 zeigt ein Bauelement aufweisend: einen Halbleiterchip, der eingerichtet ist als Leistungstransistor; vorderseitige Durchgansverbindungen, die über Elektroden angeordnet sind; eine elektrisch leitfähige Schicht, die eine Drain-Elektrode bedeckt; und eine elektrisch isolierende Schicht, in der der Halbleiterchip und die elektrisch leitfähige Schicht angeordnet sind, wobei die elektrisch isolierende Schicht entlang von Seitenwänden des Halbleiterchip angeordnet ist und wobei die elektrisch isolierende Schicht die kompletten Seitenwände der elektrisch leitfähigen Schicht bedeckt; und ein Formmaterial, das äußere Seitenwände der elektrisch isolierenden Schicht bedeckt.
  • DE 10 2006 025 671 A1 zeigt eine Halbleitereinrichtung aufweisend: einen Halbleiterchip; eine Vorderseiten-Metallschicht; eine Rückseiten-Metallschicht; und eine Moldcompund-Matrix, in der der Halbleiterchip und die Rückseiten-Metallschicht angeordnet sind, wobei die Moldcompund-Matrix entlang von Seitenwänden des Halbleiterchips angeordnet ist und wobei die Moldcompund-Matrix die kompletten Seitenwände des rückseitigen Leiters bedeckt.
  • DE 103 34 576 A1 zeigt ein Halbleiterbauelement aufweisend: einen Halbleiterchip mit einer aktiven Oberseite auf einer Seite des Halbleiterchips und einer Rückseite auf einer gegenüberliegenden Seite des Halbleiterchips, wobei die aktive Oberseite Kontaktflächen enthält; eine Umverdrahtungsmetallisierung, die über den Kontaktflächen angeordnet ist; eine Kunststoffgehäusemasse, in der lediglich der Halbleiterchip angeordnet ist, wobei die Kunststoffgehäusemasse entlang von Seitenwänden, des Halbleiterchip angeordnet ist.
  • Die vorstehenden und weitere Probleme werden durch die Merkmale der unabhängigen Ansprüche 1, 11 und 18 gelöst oder umgangen und technische Vorteile werden allgemein erzielt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterpackage einen vertikalen Halbleiterchip mit einer ersten Hauptoberfläche auf einer Seite des vertikalen Halbleiterchips und einer zweiten Hauptoberfläche auf einer gegenüberliegenden Seite des vertikalen Halbleiterchips. Die erste Hauptoberfläche enthält ein erstes Kontaktgebiet, und die zweite Hauptoberfläche enthält ein zweites Kontaktgebiet. Der vertikale Halbleiterchip ist eingerichtet zum Regeln des Stromflusses von dem ersten Kontaktgebiet zu dem zweiten Kontaktgebiet entlang einer Stromflussrichtung. Eine vorderseitige Metallisierungsschicht ist über dem ersten Kontaktgebiet angeordnet. Ein rückseitiger Leiter ist an dem zweiten Kontaktgebiet der zweiten Hauptoberfläche angeordnet. Das Halbleiterpackage umfasst weiterhin ein erstes Kapselungsmittel, in dem der vertikale Halbleiterchip und der rückseitige Leiter angeordnet sind. Das erste Kapselungsmittel ist entlang von Seitenwänden, betrachtet bezüglich der Stromflussrichtung, des Halbleiterchips angeordnet und das erste Kapselungsmittel bedeckt einen ersten Teil von Seitenwänden des rückseitigen Leiters. Ein zweites Kapselungsmittel bedeckt äußere Seitenwände des ersten Kapselungsmittels, die vorderseitige Metallisierungsschicht und einen verbleibenden Teil der Seitenwände des rückseitigen Leiters, wobei das erste Kapselungsmittel und das zweite Kapselungsmittel selbst dann, wenn sie aus dem gleichen Material bestehen, eine unterschiedliche Grenzfläche aufweisen, weil sie in verschiedenen Prozessschritten ausgebildet werden. Mehrere Kontaktpads sind in einer Hauptoberfläche des zweiten Kapselungsmittels angeordnet, wobei die mehreren Kontaktpads ein erstes Kontaktpad umfassen, das durch eine in dem zweiten Kapselungsmittel angeordnete Zwischenverbindung an das erste Kontaktgebiet gekoppelt ist.
  • In einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen: einen zweiten vertikalen Halbleiterchip, der in dem ersten Kapselungsmittel angeordnet ist, wobei der zweite vertikale Halbleiterchip an den vertikalen Halbleiterchip gekoppelt ist; und einen in dem ersten Kapselungsmittel angeordneten Logikchip.
  • In noch einer Ausgestaltung kann die Zwischenverbindung eine oder mehrere einer Drahtverbindung, einer Klammer, eines Clips, eines Streifens, eines Bands und einer galvanischen Zwischenverbindung sein.
  • In noch einer Ausgestaltung kann das erste Kapselungsmittel und das zweite Kapselungsmittel das gleiche Material sein.
  • In noch einer Ausgestaltung können das erste Kapselungsmittel und das zweite Kapselungsmittel verschiedene Materialien sein.
  • In noch einer Ausgestaltung kann der rückseitige Leiter durch eine Klebepaste, einen Klebefilm oder ein Klebeband an dem vertikalen Halbleiterchip angebracht sein.
  • In noch einer Ausgestaltung kann die Klebepaste über einer geneigten Seitenwand des vertikalen Halbleiterchips abgeschieden sein.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip eine geneigte Seitenwand aufweisen.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip dünner sein als das erste Kapselungsmittel entlang der Stromflussrichtung.
  • In noch einer Ausgestaltung kann eine Dicke des vertikalen Halbleiterchips entlang der Stromflussrichtung unter etwa 50 µm liegen.
  • In noch einer Ausgestaltung kann eine Dicke des vertikalen Halbleiterchips entlang der Stromflussrichtung etwa 5 µm bis etwa 25 µm betragen.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen einen in dem ersten Kapselungsmittel angeordneten zweiten vertikalen Halbleiterchip, wobei der zweite vertikale Halbleiterchip eine erste Hauptoberfläche auf einer Seite des zweiten vertikalen Halbleiterchips und eine zweite Hauptoberfläche auf einer gegenüberliegenden Seite des zweiten vertikalen Halbleiterchips aufweist.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip Folgendes umfassen: einen ersten Transistor mit dem ersten Kontaktgebiet und dem zweiten Kontaktgebiet und einen zweiten Transistor mit einem dritten Kontaktgebiet auf der ersten Hauptoberfläche und einem vierten Kontaktgebiet auf der zweiten Hauptoberfläche, wobei der zweite Transistor eingerichtet ist zum Regeln des Stromflusses von dem dritten Kontaktgebiet zu dem vierten Kontaktgebiet und wobei der erste Transistor durch ein Isolationsgebiet von dem zweiten Transistor getrennt ist.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip ein Siliziumsubstrat umfassen.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip Galliumnitrid umfassen.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip Siliziumcarbid umfassen.
  • In verschiedenen Ausführungsformen wird ein Halbleiterpackage bereitgestellt, aufweisend: einen vertikalen Halbleiterchip mit einer ersten Hauptoberfläche auf einer Seite des vertikalen Halbleiterchips und einer zweiten Hauptoberfläche auf einer gegenüberliegenden Seite des vertikalen Halbleiterchips, wobei die erste Hauptoberfläche ein erstes Kontaktgebiet enthält und die zweite Hauptoberfläche ein zweites Kontaktgebiet enthält und wobei der vertikale Halbleiterchip eingerichtet ist zum Regeln des Stromflusses von dem ersten Kontaktgebiet zu dem zweiten Kontaktgebiet entlang einer Stromflussrichtung; einen rückseitigen Leiter, der an dem zweiten Kontaktgebiet der zweiten Hauptoberfläche angeordnet ist; ein erstes Kapselungsmittel, in dem der vertikale Halbleiterchip und der rückseitige Leiter angeordnet sind; ein zweites Kapselungsmittel, in dem das erste Kapselungsmittel, der vertikale Halbleiterchip und der rückseitige Leiter angeordnet sind; mehrere Kontaktpads, die auf einer Hauptoberfläche des zweiten Kapselungsmittels angeordnet sind; und eine Zwischenverbindung, die in dem zweiten Kapselungsmittel angeordnet ist, wobei die Zwischenverbindung das erste Kontaktgebiet mit einem Kontaktpad der mehreren Kontaktpads koppelt.
  • In einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen einen in dem ersten Kapselungsmittel angeordneten zweiten vertikalen Halbleiterchip, wobei der zweite vertikale Halbleiterchip eine erste Hauptoberfläche auf einer Seite des zweiten vertikalen Halbleiterchips und eine zweite Hauptoberfläche auf einer gegenüberliegenden Seite des zweiten vertikalen Halbleiterchips aufweist.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen einen in dem ersten Kapselungsmittel angeordneten Logikchip.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip Folgendes umfassen: einen ersten Transistor mit dem ersten Kontaktgebiet und dem zweiten Kontaktgebiet und einen zweiten Transistor mit einem dritten Kontaktgebiet auf der ersten Hauptoberfläche und einem vierten Kontaktgebiet auf der zweiten Hauptoberfläche, wobei der zweite Transistor eingerichtet ist zum Regeln des Stromflusses von dem dritten Kontaktgebiet zu dem vierten Kontaktgebiet und wobei der erste Transistor durch ein Isolationsgebiet von dem zweiten Transistor getrennt ist.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip eine geneigte Seitenwand aufweisen.
  • In noch einer Ausgestaltung kann der vertikale Halbleiterchip dünner sein als das erste Kapselungsmittel entlang der Stromflussrichtung.
  • In noch einer Ausgestaltung kann eine Dicke des vertikalen Halbleiterchips entlang der Stromflussrichtung unter etwa 50 µm liegen.
  • In noch einer Ausgestaltung kann eine Dicke des vertikalen Halbleiterchips entlang der Stromflussrichtung etwa 1 µm bis etwa 100 µm betragen.
  • In noch einer Ausgestaltung kann die Zwischenverbindung auf einer Seitenwand des ersten Kapselungsmittels angeordnet sein.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Ausbilden eines Halbleiterpackage bereitgestellt. Das Verfahren kann aufweisen: Platzieren eines vertikalen Halbleiterchips auf einem Träger, wobei der vertikale Halbleiterchip ein aktives Gebiet auf einer ersten Hauptoberfläche, beispielsweise einer Vorderseite, des vertikalen Halbleiterchips und ein aktives Gebiet auf einer zweiten Hauptoberfläche, beispielsweise einer Rückseite, des vertikalen Halbleiterchips aufweist, wobei die erste Hauptoberfläche des vertikalen Halbleiterchips dem Träger zugewandt ist und wobei der vertikale Halbleiterchip eingerichtet ist zum Regeln des Stromflusses von der erste Hauptoberfläche des vertikalen Halbleiterchips zu der zweiten Hauptoberfläche des vertikalen Halbleiterchips; Ausbilden eines rekonstituierten Wafers durch Aufbringen eines ersten Kapselungsmittels auf dem vertikalen Halbleiterchip und dem Träger, wobei der rekonstituierte Wafer eine erste Hauptoberfläche aufweist, die koplanar mit der erste Hauptoberfläche des vertikalen Halbleiterchips verläuft; Trennen des rekonstituierten Wafer von dem Träger, wodurch die erste Hauptoberfläche exponiert wird; Dünnen des rekonstituierten Wafer von einer Seite gegenüber der ersten Hauptoberfläche aus, um eine zweite Hauptoberfläche des rekonstituierten Wafer auszubilden; selektives Dünnen des vertikalen Halbleiterchips relativ zu dem ersten Kapselungsmittel von der zweiten Hauptoberfläche aus, um eine Oberfläche des aktiven Gebiets auf der zweiten Hauptoberfläche des vertikalen Halbleiterchips zu exponieren; Ausbilden eines rückseitigen Leiters auf einer exponierten Oberfläche des aktiven Gebiets auf der zweiten Hauptoberfläche des vertikalen Halbleiterchips; und Kapseln des ersten Kapselungsmittels, des vertikalen Halbleiterchips und des rückseitigen Leiters mit einem zweiten Kapselungsmittel; Ausbilden von vorderseitigen Umverdrahtungsleitungen über der ersten Hauptoberfläche nach dem Trennen des rekonstituierten Wafers; Koppeln einer Leitung der vorderseitigen Umverdrahtungsleitungen mit einem Kontaktpad auf einer Hauptoberfläche des zweiten Kapselungsmittels.
  • In einer Ausgestaltung kann das Platzieren eines vertikalen Halbleiterchips auf einem Träger das Platzieren mehrerer vertikaler Halbleiterchips auf dem Träger umfassen, weiterhin umfassend das Vereinzeln des rekonstituierten Wafer.
  • In noch einer Ausgestaltung kann das Vereinzeln nach dem Ausbilden des rückseitigen Leiters durchgeführt werden.
  • In noch einer Ausgestaltung kann das Vereinzeln vor dem Ausbilden des rückseitigen Leiters durchgeführt werden.
  • In noch einer Ausgestaltung kann das Ausbilden des rückseitigen Leiters das Anbringen einer rückseitigen Platte unter Verwendung einer leitenden Pastenschicht umfassen.
  • In noch einer Ausgestaltung kann das Ausbilden des rückseitigen Leiters das Ausbilden eines Silizidgebiets umfassen.
  • In noch einer Ausgestaltung kann das Ausbilden des rückseitigen Leiters Folgendes umfassen: Ausbilden einer Keimschicht und Verwenden eines Plattierungsprozesses zum Plattieren der Keimschicht mit einem leitenden Material.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden von vorderseitigen Umverdrahtungsleitungen über der ersten Hauptoberfläche nach dem selektiven Dünnen des vertikalen Halbleiterchips.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden von Seitenwandumverdrahtungsleitungen, während die vorderseitigen Umverdrahtungsleitungen ausgebildet werden.
  • In noch einer Ausgestaltung kann das selektive Dünnen Folgendes umfassen: Ätzen eines ein Siliziumsubstrat und eine Heteroepitaxialschicht umfassenden Werkstücks und Stoppen des Ätzens nach dem Ätzen durch das Siliziumsubstrat.
  • In noch einer Ausgestaltung kann die Heteroepitaxialschicht Galliumnitrid oder Siliziumcarbid umfassen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
  • Es zeigen
    • 1, die 1A-1C enthält, ein Halbleiterpackage gemäß einer Ausführungsform der Erfindung, wobei 1A eine Querschnittsansicht darstellt, 1B eine obere Schnittansicht darstellt und 1C eine Bodenansicht darstellt;
    • 2 ein Halbleiterpackage während der Fabrikation nach der Platzierung von vereinzelten Dies über einem Träger gemäß einer Ausführungsform der Erfindung;
    • 3 das Halbleiterpackage während der Fabrikation nach dem Ausbilden eines rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung;
    • 4 das Halbleiterpackage während der Fabrikation nach dem Trennen des rekonstituierten Wafer von dem Träger gemäß einer Ausführungsform der Erfindung;
    • 5, die die 5A-5C enthält, eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation, die eine vorderseitige Metallisierung gemäß einer Ausführungsform der Erfindung zeigt, wobei die 5A und 5C Querschnittsansichten zeigen und 5 eine obere Schnittansicht darstellt;
    • 6, die die 6A und 6B enthält, eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach der Ausbildung einer vorderseitigen Umverdrahtungsschicht gemäß einer Ausführungsform der Erfindung, wobei 6A eine Querschnittsansicht darstellt und 6B eine obere Schnittansicht darstellt;
    • 7, die die 7A und 7B enthält, eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach dem Dünnen des rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung, wobei 7A eine Querschnittsansicht darstellt und 7B eine obere Schnittansicht darstellt;
    • 8, die 8A-8C enthält, eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach dem weiteren Dünnen des vertikalen Halbleiterchips gemäß einer Ausführungsform der Erfindung, wobei 8A eine Querschnittsansicht darstellt und 8B eine obere Schnittansicht darstellt und wobei 8C eine alternative Ausführungsform darstellt, die eine weitere vergrößerte Querschnittsansicht zeigt;
    • 9, die die 9A und 9B enthält, eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach der Ausbildung eines rückseitigen Leiters unter dem vertikalen Halbleiterchip gemäß einer Ausführungsform der Erfindung, wobei 9A eine Querschnittsansicht darstellt und 9B eine obere Schnittansicht darstellt;
    • 10, die die 10A und 10B enthält, Systemträgerhalbleiterpackages, die gemäß Ausführungsformen der Erfindung ausgebildet sind;
    • 11 bis 12 ein Beispiel eines Halbleiterpackage und eines Verfahrens zum Ausbilden;
    • 13, die die 13A-13E enthält, ein Beispiel, bei der die vorder- und rückseitige Umverdrahtungsschicht nach dem Dünnungsprozess ausgebildet werden;
    • 14, die die 14A und 14B enthält, ein Beispiel zum Herstellen des Halbleiterpackage, wobei vor dem Ausbilden des rückseitigen Leiters eine Metallauskleidung ausgebildet wird;
    • 15 das Montieren des Halbleiterpackage auf einer Leiterplatte gemäß einem Beispiel;
    • 16, die die 16A und 16B enthält, ein Halbleiterpackage mit mehr als einem vertikalen Halbleiterchip gemäß einer Ausführungsform der Erfindung;
    • 17, die die 17A und 17B enthält, ein Halbleiterpackage mit mehr als einem Transistor in einem einzelnen Chip gemäß einer Ausführungsform der Erfindung; und
    • 18 ein Halbleiterpackage mit mehr als einem vertikalen Halbleiterbauelement und einer Logikschaltung gemäß einer Ausführungsform der Erfindung.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar darzustellen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung verschiedener Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielzahl von Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich einen spezifischen Weg zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Leistungshalbleiter-Dies weisen spezielle Anforderungen auf (z.B. aufgrund der hohen Spannungen und der starken Wärmeentwicklung) und erfordern ein gutes thermisches Management. Folglich weisen Packages für Leistungshalbleiterbauelemente erhöhte Leistungsanforderungen auf, während sie gegenüber Produktionskosten sehr empfindlich sind. Wie unten beschrieben wird, ermöglichen verschiedene Ausführungsformen der vorliegenden Erfindung die Ausbildung von Packages für Leistungshalbleiterpackages mit verbesserter Leistung bei geringen Kosten.
  • Ausführungsformen der Erfindung weisen gegenüber den herkömmlichen Packages für vertikale Halbleiterbauelemente viele Vorteile auf. Beispielsweise ermöglichen Ausführungsformen der vorliegenden Erfindung die Ausbildung von ultradünnen Chips, das heißt dünner als etwa 60 µm, ohne Probleme bei der mechanischen Stabilisierung. Weitere mechanische und thermomechanische Beanspruchungen werden dramatisch gesenkt. Ausführungsformen der vorliegenden Erfindung entkoppeln vorteilhafterweise die Beanspruchung zwischen dem ultradünnen Chip und dem Gehäuse/Kapselungsmittel. Ausführungsformen der vorliegenden Erfindung liefern Verfahren zum Ausbilden von Kontakten und einer Umverdrahtung (z.B. Umverdrahtungsleitungen) zu ultradünnen Chips ohne mechanische und andere Probleme. Ausführungsformen der vorliegenden Erfindung senken den thermischen Widerstand und den elektrischen Widerstand, wodurch die Leistung des Bauelements verbessert wird. Ausführungsformen der Erfindung reduzieren die Anzahl der Herstellungsprozessschritte, wodurch die mit dem Kapseln assoziierten Kosten reduziert werden. Analog werden viele Packages (Gehäuse) bei verschiedenen Ausführungsformen parallel hergestellt, was die Produktionskosten weiter reduziert.
  • Eine strukturelle Ausführungsform der vorliegenden Erfindung wird anhand der 1 beschrieben. Weitere strukturelle Ausführungsformen werden anhand der 10, 12, 13, 14, 15, 16, 17 und 18 beschrieben. Ein Verfahren zum Ausbilden des Halbleiterpackage wird anhand der 2-10 beschrieben. Weitere Ausführungsformen zum Herstellen des Package werden anhand der 11-12, 13 und 14 beschrieben.
  • 1, die die 1A-1C enthält, zeigt ein Halbleiterpackage (Halbleitergehäuse) gemäß einer Ausführungsform der vorliegenden Erfindung, wobei 1A eine Querschnittsansicht darstellt, 1B eine obere Schnittansicht darstellt und 1C eine Bodenansicht darstellt.
  • Unter Bezugnahme auf 1A ist ein vertikaler Halbleiterchip 20 in einem ersten Kapselungsmittel 50 (Häusungsmittel) angeordnet. Bei verschiedenen Ausführungsformen ist der vertikale Halbleiterchip 20 aufgrund des vertikalen Stromflusses, z.B. von einer ersten Hauptoberfläche 11, beispielsweise einer oberen Oberfläche, zu einer zweiten Hauptoberfläche, beispielsweise einer zweiten Hauptoberfläche, ein vertikales Halbleiterbauelement. Dementsprechend weist der vertikale Halbleiterchip 20 Kontaktgebiete auf der ersten Hauptoberfläche 11 und auf der zweiten Hauptoberfläche 12 auf.
  • Bei verschiedenen Ausführungsformen kann der vertikale Halbleiterchip 20 auf einem Siliziumsubstrat ausgebildet werden. Alternativ kann der vertikale Halbleiterchip 20 bei anderen Ausführungsformen ein auf Siliziumcarbid (SiC) ausgebildetes Bauelement sein. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 ein mindestens teilweise auf Galliumnitrid (GaN) ausgebildetes Bauelement.
  • Bei verschiedenen Ausführungsformen umfasst der vertikale Halbleiterchip 20 ein Leistungshalbleiterbauelement, das bei einer Ausführungsform ein diskretes Bauelement sein kann. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 ein zweipoliges Bauelement wie etwa eine PIN-Diode oder eine Schottky-Diode. Bei einer oder mehreren Ausführungsformen ist der vertikale Halbleiterchip 20 ein dreipoliges Bauelement wie etwa ein Leistungs-MISFET (Metal Insulator Semiconductor Field Effect Transistor), ein JFET (Junction Field Effect Transistor), ein BJT (Bipolar Junction Transistor), ein IGBT (Insulated Gate Bipolar Transistor) oder ein Thyristor.
  • Bei verschiedenen Ausführungsformen ist der vertikale Halbleiterchip 20 eingerichtet, bei etwa 20 V bis etwa 1000 V zu arbeiten. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 eingerichtet, bei etwa 20 V bis etwa 100 V zu arbeiten. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 eingerichtet, bei etwa 100 V bis etwa 500 V zu arbeiten. Bei noch einer weiteren Ausführungsform ist der vertikale Halbleiterchip 20 eingerichtet, bei etwa 500 V bis etwa 1000 V zu arbeiten. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 ein NPN-Transistor. Bei einer anderen Ausführungsform ist der vertikale Halbleiterchip 20 ein PNP-Transistor. Bei noch einer weiteren Ausführungsform ist der vertikale Halbleiterchip 20 ein n-Kanal-MISFET. Bei einer weiteren Ausführungsform ist der vertikale Halbleiterchip 20 ein p-Kanal-MISFET. Bei einer oder mehreren Ausführungsformen kann der vertikale Halbleiterchip 20 mehrere Bauelemente wie etwa einen vertikalen MISFET und eine Diode oder alternativ zwei durch ein Isolationsgebiet getrennte MISFET-Bauelemente umfassen.
  • Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei verschiedenen Ausführungsformen weniger als 50 µm betragen. Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei verschiedenen Ausführungsformen weniger als 20 µm betragen. Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei verschiedenen Ausführungsformen weniger als 10 µm betragen.
  • Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei verschiedenen Ausführungsformen etwa 5 µm bis etwa 50 µm betragen. Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei einer Ausführungsform etwa 1 µm bis etwa 10 µm betragen. Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei einer anderen Ausführungsform etwa 0,5 µm bis etwa 5 µm betragen. Die Dicke des vertikalen Halbleiterchips 20 von der ersten Hauptoberfläche 11 zu der zweiten Hauptoberfläche 12 kann bei noch einer weiteren Ausführungsform etwa 1 µm bis etwa 2,5 µm betragen. Eine Dicke von weniger als 10 µm kann vorteilhaft sein, um den spezifischen elektrischen Widerstand zu minimieren und die Wärmeleitfähigkeit zu verbessern, um eine verbesserte elektrische Leistung zu erleichtern, während innerhalb des vertikalen Halbleiterchips 20 während des Betriebs generierte Wärme effizient entfernt wird.
  • Bei verschiedenen Ausführungsformen umfasst das erste Kapselungsmittel 50 ein dielektrisches Material und kann bei einer Ausführungsform eine Formmasse umfassen. Bei anderen Ausführungsformen kann das erste Kapselungsmittel 50 eines oder mehrere eines Polymers, eines Copolymers, eines Biopolymers, eines faserimprägnierten Polymers (z.B. Kohlenstoff- oder Glasfasern in einem Harz), eines partikelgefüllten Polymers und andere organische Materialien umfassen. Bei einer oder mehreren Ausführungsformen umfasst das erste Kapselungsmittel 50 ein Dichtmittel, das nicht unter Einsatz einer Formmasse ausgebildet wird, und Materialien wie etwa Epoxidharze und/oder Silikone. Bei verschiedenen Ausführungsformen kann das erste Kapselungsmittel 50 aus einem beliebigen geeigneten duroplastischen, thermoplastischen, einem wärmehärtenden Material oder einem Laminat hergestellt sein. Das Material des ersten Kapselungsmittels 50 kann bei einigen Ausführungsformen Füllmaterialien enthalten. Bei einer anderen Ausführungsform kann das erste Kapselungsmittel 50 ein Epoxidmaterial und ein Füllmaterial umfassen, das kleine Teilchen aus Glas oder anderen, elektrisch isolierenden mineralischen Füllmaterialien wie Aluminiumoxid oder organische Füllmaterialien umfasst.
  • Bei einer oder mehreren Ausführungsformen ist der vertikale Halbleiterchip 20 ein diskretes dreipoliges Leistungshalbleiterbauelement. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 ein dreipoliger Transistor mit einer Source, einem Gate und einem Drain. Bei einer anderen Ausführungsform sind die Source und das Gate bei der ersten Hauptoberfläche 11 während der Drain bei der zweiten Hauptoberfläche zweiten Hauptoberfläche12 ausgebildet ist.
  • Bei der Ausführungsform, bei der die Source und das Gate bei der ersten Hauptoberfläche 11 ausgebildet werden und der Drain bei der zweiten Hauptoberfläche 12 ausgebildet wird, weist die erste Hauptoberfläche 11 ein erstes Kontaktgebiet, umfassend beispielsweise ein Sourcekontaktgebiet 110 und ein Gatekontaktgebiet 120, auf, während die zweite Hauptoberfläche 13 ein Drainkontaktgebiet 130 aufweist. Das Sourcekontaktgebiet 110, das Gatekontaktgebiet 120 und das Drainkontaktgebiet 130 können bei einer Ausführungsform ein Silizidgebiet umfassen.
  • Wie in 1A und 1B dargestellt, sind ein (durch das Gatekontaktgebiet 120) an das Gate gekoppelter Gatekontakt 220 und ein (durch das Sourcekontaktgebiet 110) an die Source gekoppelter Sourcekontakt 210 über der ersten Hauptoberfläche des vertikalen Halbleiterchips 20 angeordnet. Analog ist ein rückseitiger Leiter 320 auf einem Drain des vertikalen Halbleiterchips 20 angeordnet. Bei verschiedenen Ausführungsformen können der Gatekontakt 220, der Sourcekontakt 210 und der rückseitige Leiter 320 durch auf der ersten und zweiten Hauptoberfläche des vertikalen Halbleiterchips 20 angeordnete Silizidgebiete gekoppelt sein.
  • Wie in 1B dargestellt, ist der Sourcekontakt 210 durch mehrere Leiterbahnen 250a an ein Sourcepad 230 gekoppelt und ist der Gatekontakt 220 durch mehrere Leiterbahnen 250b an ein Gatepad 240 gekoppelt. Dementsprechend ist das Halbleiterpackage ein Fan-Out-Package, weil die Packagegröße größer ist als die Größe des vertikalen Halbleiterchips 20. Vorteilhafterweise wird durch das Platzieren der Pads weg von den Source- und den Gatekontakten 210 und 220 eine Beschädigung an dem vertikalen Halbleiterchip 20, beispielsweise während des Testens, vermieden.
  • Wie weiter in 1A und 1B dargestellt, können die Zwischenverbindungen 280a und 280b einen oder mehrere vorderseitige Kontaktpads mit einem oder mehreren Kontaktpads auf der zweiten Hauptoberfläche koppeln. Bei einer oder mehreren Ausführungsformen können die Zwischenverbindungen 280a und 280b unter Verwendung einer Zwischenschicht 265a bzw. 265b, bei der es sich um eine Schicht für das Löten handeln kann, oder einer leitenden Klebepaste angebracht werden. Alternativ kann ein Film oder Band verwendet werden. Bei verschiedenen Ausführungsformen kann es sich bei den Zwischenverbindungen 280a und 280b um eine beliebige geeignete Art von Zwischenverbindungen handeln, und sie können Klammern, Drahtverbindungen, einen Clip, einen Streifen, ein Band, galvanische Streifen und andere beinhalten.
  • Wie in den 1A und 1C dargestellt, ist das erste Kapselungsmittel 50 in einem zweiten Kapselungsmittel 450 angeordnet. Bei einer Ausführungsform bestehen das erste Kapselungsmittel 50 und das zweite Kapselungsmittel 450 aus dem gleichen Material. Bei alternativen Ausführungsformen bestehen das erste Kapselungsmittel 50 und das zweite Kapselungsmittel 450 aus verschiedenen Materialien. Bei verschiedenen Ausführungsformen besteht das zweite Kapselungsmittel 450 aus einem dielektrischen Material und kann bei einer Ausführungsform aus einer Formmasse bestehen. Bei anderen Ausführungsformen kann das zweite Kapselungsmittel 450 eines oder mehrere eines Polymers, eines Copolymers, eines Biopolymers, eines faserimprägnierten Polymers (z.B. Kohlenstoff- oder Glasfasern in einem Harz), ein partikelgefülltes Polymer und andere organische Materialien umfassen. Bei einer oder mehreren Ausführungsformen besteht das zweite Kapselungsmittel 450 aus einem nicht unter Verwendung einer Formmasse ausgebildeten Dichtmittel und Materialien wie etwa Epoxidharzen und/oder Silikonen. Bei verschiedenen Ausführungsformen kann das zweite Kapselungsmittel 450 aus irgendeinem angemessenen duroplastischen, thermoplastischen, einem wärmehärtenden Material oder einem Laminat bestehen. Das Material des zweiten Kapselungsmittels 450 kann bei einigen Ausführungsformen Füllmaterialien enthalten. Bei einer Ausführungsform kann das erste Kapselungsmittel 50 Epoxidmaterial und ein Füllmaterial umfassen, das kleine Partikel aus Glas oder andere elektrisch isolierende mineralische Füllmaterialien wie Aluminiumoxid oder organische Füllmaterialien umfasst. Das erste Kapselungsmittel 50 und das zweite Kapselungsmittel 450 weisen selbst dann, wenn sie aus dem gleichen Material bestehen, eine unterschiedliche Grenzfläche auf, weil sie in verschiedenen Prozessschritten ausgebildet werden.
  • Unter Bezugnahme auf 1C kann eine Oberfläche des Halbleiterpackage Pads oder Zuleitungen zum Kontaktieren der Bauelemente auf dem Package umfassen. Wie in der Bodenansicht in 1C dargestellt, kann ein lötbares Drainpad 260 unter dem rückseitigen Leiter 320 ausgebildet werden. Eine Sourceeingabe/- ausgabe (E/A) 290 ist auf der Rückseite des Package ausgebildet und ist an das Sourcepad 230 gekoppelt. Analog ist ein Gate-E/A-270 auf der Rückseite des Package ausgebildet und koppelt an das Gatepad 240 (siehe auch 1A).
  • Die 2-10 zeigen ein Halbleiterpackage während verschiedener Stadien der Bearbeitung gemäß Ausführungsformen der Erfindung.
  • 2 zeigt ein Halbleiterpackage während der Fabrikation nach dem Platzieren von vereinzelten Dies über einem Träger gemäß einer Ausführungsform der Erfindung.
  • Unter Bezugnahme auf 2 werden mehrere vertikale Halbleiterchips 20 über einem Träger 10 platziert. Bei verschiedenen Ausführungsformen wird die Oberfläche der mehreren vertikalen Halbleiterchips 20 mit aktiven Gebieten über dem Träger 10 platziert, wie in 2 dargestellt.
  • Die mehreren vertikalen Halbleiterchips 20 können unter Einsatz herkömmlicher Bearbeitung, beispielsweise innerhalb eines Wafer, ausgebildet werden, der zersägt wird, um die mehreren vertikalen Halbleiterchips 20 auszubilden. Wie oben beschrieben, können die mehreren vertikalen Halbleiterchips 20 auf einem Siliziumsubstrat wie etwa einem Volumensiliziumsubstrat oder einem Silizium-auf-Isolator-Substrat (SOI-Substrat) ausgebildet werden. Alternativ kann der vertikale Halbleiterchip 20 ein auf Siliziumcarbid (SiC) ausgebildetes Bauelement sein. Ausführungsformen der Erfindung können auch auf Verbundhalbleitersubstraten ausgebildete Bauelemente beinhalten und können Bauelemente auf Heteroepitaxialsubstraten beinhalten. Bei einer Ausführungsform ist der vertikale Halbleiterchip 20 ein mindestens teilweise auf Galliumnitrid (GaN) ausgebildetes Bauelement, das ein GaN-auf-Saphir oder -Siliziumsubstrat sein kann.
  • Als nächstes werden die mehreren vertikalen Halbleiterchips 20 an dem Träger 10 angebracht, der während der Bearbeitung für mechanische Unterstützung und Stabilität sorgt. Bei verschiedenen Ausführungsformen kann der Träger 10 eine Platte sein, die aus einem starren Material besteht, beispielsweise einem Metall wie etwa Nickel, Stahl oder rostfreier Stahl, einem Laminat, einem Film oder einem Materialstapel. Der Träger 10 kann mindestens eine flache Oberfläche aufweisen, über die die mehreren vertikalen Halbleiterchips 20 platziert werden können. Bei einer oder mehreren Ausführungsformen kann der Träger 10 rund oder quadratisch sein, wenngleich der Träger 10 bei verschiedenen Ausführungsformen eine beliebige geeignete Form aufweisen kann. Der Träger 10 kann bei verschiedenen Ausführungsformen eine beliebige passende Größe aufweisen. Bei einigen Ausführungsformen kann der Träger 10 ein Klebeband enthalten, beispielsweise ein auf den Träger 10 laminiertes doppelseitiges Klebeband. Der Träger 10 kann einen Rahmen umfassen, der eine ringförmige Struktur (ringförmig) mit einer Klebefolie in einer Ausführungsform ist. Die Klebefolie kann bei einer oder mehreren Ausführungsformen entlang der äußeren Ränder gestützt werden.
  • Die mehreren vertikalen Halbleiterchips 20 können bei verschiedenen Ausführungsformen unter Verwendung einer Klebeschicht 30 angebracht werden. Bei verschiedenen Ausführungsformen kann die Klebeschicht 30 einen Kleber oder ein anderes Material vom adhäsiven Typ umfassen. Bei verschiedenen Ausführungsformen kann die Klebeschicht 30 dünn sein, beispielsweise bei einer Ausführungsform weniger als etwa 100 µm und bei einer anderen Ausführungsform zwischen 1 µm und etwa 50 µm.
  • Bei verschiedenen Ausführungsformen können die mehreren vertikalen Halbleiterchips 20 Leistungschips umfassen, die beispielsweise große Ströme (z.B. größer als 30 Ampere) ziehen können. Bei verschiedenen Ausführungsformen können die mehreren vertikalen Halbleiterchips 20 diskrete vertikale Bauelemente wie etwa ein zwei- oder ein dreipoliges Leistungsbauelement umfassen. Zu Beispielen für die vertikalen Halbleiterchips 20 zählen PIN- oder Schottky-Dioden, MISFET, JFET, BJT, IGBT oder ein Thyristor.
  • 3 zeigt das Halbleiterpackage während der Fabrikation nach dem Ausbilden eines rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung.
  • Wie in 3 dargestellt, wird ein erstes Kapselungsmittel 50 über den mehreren vertikalen Halbleiterchips 20 aufgetragen und umschließt die mehreren vertikalen Halbleiterchips 20 teilweise. Bei einer Ausführungsform wird das erste Kapselungsmittel 50 unter Verwendung eines Formpressprozesses aufgebracht. Beim Formpressen kann das erste Kapselungsmittel 50 in einem Formhohlraum platziert werden, dann wird der Formhohlraum geschlossen, um das erste Kapselungsmittel 50 zu verdichten. Das Formpressen kann verwendet werden, wenn ein einzelnes Muster ausgeformt werden soll. Bei einer alternativen Ausführungsform wird das erste Kapselungsmittel 50 unter Verwendung eines Spritzpressprozesses aufgebracht. Bei anderen Ausführungsformen kann das erste Kapselungsmittel 50 unter Verwendung von Spritzgießen, Granulatausformen, Pulversintern oder Liquid Molding aufgebracht werden. Alternativ kann das erste Kapselungsmittel 50 unter Einsatz von Druckprozessen wie etwa Schablonen- oder Siebdruck aufgebracht werden.
  • Bei verschiedenen Ausführungsformen besteht das erste Kapselungsmittel 50 aus einem dielektrischen Material und kann bei einer Ausführungsform aus einer Formmasse bestehen. Bei anderen Ausführungsformen kann das erste Kapselungsmittel 50 eines oder mehrere eines Polymers, eines Copolymers, eines Biopolymers, eines faserimprägnierten Polymers (z.B. Kohlenstoff- oder Glasfasern in einem Harz), ein partikelgefülltes Polymer und andere organische Materialien umfassen. Bei einer oder mehreren Ausführungsformen besteht das erste Kapselungsmittel 50 aus einem nicht unter Verwendung einer Formmasse ausgebildeten Dichtmittel und Materialien wie etwa Epoxidharzen und/oder Silikonen. Bei verschiedenen Ausführungsformen kann das Kapselungsmittel 50 aus irgendeinem angebrachten duroplastischen, thermoplastischen, einem wärmehärtenden Material oder einem Laminat bestehen. Das Material des ersten Kapselungsmittels 50 kann bei einigen Ausführungsformen Füllmaterialien enthalten. Bei einer Ausführungsform kann das erste Kapselungsmittel 50 Epoxidmaterial und ein Füllmaterial umfassen, das kleine Partikel aus Glas oder andere elektrisch isolierende mineralische Füllmaterialien wie Aluminiumoxid oder organische Füllmaterialien umfasst. Das erste Kapselungsmittel 50 kann gehärtet werden, z.B. einem thermischen Prozess ausgesetzt werden um zu härten, wodurch eine hermetische Dichtung ausgebildet wird, die die mehreren Halbleiterchips 20 schützt. Der Härtprozess härtet das erste Kapselungsmittel 50, wodurch ein einzelnes Substrat ausgebildet wird, das die mehreren vertikalen Halbleiterchips 20 hält. Ein derartiges Substrat wird als ein rekonstituierter Wafer 90 bezeichnet.
  • 4 zeigt das Halbleiterpackage während der Fabrikation nach dem Trennen des rekonstituierten Wafer von dem Träger gemäß einer Ausführungsform der Erfindung.
  • Unter Bezugnahme auf 4 wird der Träger 10 entfernt, um den rekonstituierten Wafer 90 oder den künstlichen Wafer zu trennen. Das mit den mehreren vertikalen Halbleiterchips 20 eingebettete erste Kapselungsmittel 50 sorgt für mechanische und thermische Stabilität während der nachfolgenden Bearbeitung. Das Entfernen des Trägers 10 exponiert auch die vordere Oberfläche des Halbleiterchips 20. Der rekonstituierte Wafer 90 kann je nach der thermischen Stabilität des ersten Kapselungsmittels 50 in verschiedenen Ausführungsformen Temperaturen bis zu 300°C ausgesetzt werden.
  • 5, die die 5A-5C enthält, zeigt eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation, die eine vorderseitige Metallisierung gemäß einer Ausführungsform der Erfindung zeigt, wobei die 5A und 5C Querschnittsansichten darstellen und 5B eine obere Schnittansicht darstellt. Im Gegensatz zu den 2-4 zeigt 5 eine vergrößerte Ansicht eines einzelnen Halbleiterpackage.
  • Unter Bezugnahme auf die 5A bis 5C enthält der vertikale Halbleiterchip 20 eine vorderseitige Metallisierungsschicht 100, die ein Sourcekontaktgebiet 110 und ein Gatekontaktgebiet 120 umfasst (siehe auch 5B). Die vorderseitige Metallisierungsschicht 100 ist über der ersten Hauptoberfläche 11 des vertikalen Halbleiterchips 20 ausgebildet. Bei verschiedenen Ausführungsformen kann die vorderseitige Metallisierungsschicht 100 vor dem Zersägen der Chips ausgebildet werden. Alternativ kann die vorderseitige Metallisierungsschicht 100 bei einigen Ausführungsformen in diesem Stadium der Bearbeitung ausgebildet werden. Das Sourcekontaktgebiet 110 und das Gatekontaktgebiet 120 können mehrere Schichten umfassen. Bei einer Ausführungsform können Silizidgebiete ein Halbleitermaterial des vertikalen Halbleiterchips 20 bedecken. Eine Barrierenschicht kann über den Silizidgebieten ausgebildet werden, gefolgt von einer Metallschicht. Bei einer Ausführungsform können das Sourcekontaktgebiet 110 und das Gatekontaktgebiet 120 aus Kupfer bestehen. Bei einer weiteren Ausführungsform können das Sourcekontaktgebiet 110 und das Gatekontaktgebiet 120 aus Aluminium bestehen. Bei verschiedenen Ausführungsformen können das Sourcekontaktgebiet 110 und das Gatekontaktgebiet 120 aus Titan, Tantal, Wolfram und Nitriden davon bestehen. Eine Passivierungsschicht 60 ist um die vorderseitige Metallisierungsschicht 100 herum angeordnet.
  • 6, die die 6A und 6B enthält, zeigt eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach der Ausbildung einer Umverdrahtungsschicht gemäß einer Ausführungsform der Erfindung, wobei 6A eine Querschnittsansicht darstellt und 6B eine obere Schnittansicht darstellt.
  • Unter Bezugnahme auf 6A wird eine Umverdrahtungsschicht 200 über die vorderseitige Metallisierungsschicht 100 ausgebildet. Die Umverdrahtungsschicht 200 enthält einen Sourcekontakt 210, ein Sourcepad 230, einen Gatekontakt 220, ein Gatepad 240 und mehrere Leiterbahnen 250. Die Umverdrahtungsschicht 200 kann unter Einsatz einer beliebigen geeigneten Technik ausgebildet werden. Bei einer Ausführungsform kann eine Keimschicht über der ersten Hauptoberfläche des rekonstituierten Wafer 90 abgeschieden werden. Eine Resistschicht kann über der Keimschicht abgeschieden und strukturiert werden, um Abschnitte der Keimschicht zu exponieren. Ein leitendes Material kann unter Verwendung der Keimschicht aufgewachsen werden, beispielsweise unter Verwendung von Plattierungsprozessen wie etwa Elektroplattieren oder stromloses Plattieren. Bei einer Ausführungsform umfasst dass aufgewachsene leitende Material Kupfer, Silber, Gold, Nickel, Zink und/oder Platin. Bei einer alternativen Ausführungsform kann ein leitendes Material abgeschieden und unter Verwendung eines subtraktiven Ätzprozesses strukturiert werden. Bei einer weiteren Ausführungsform kann die Umverdrahtungsschicht 200 beispielsweise unter Verwendung von Schablonendruck oder Siebdruck direkt gedruckt werden.
  • 7, die die 7A und 7B enthält, zeigt eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach dem Dünnen des rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung, wobei 7A eine Querschnittsansicht darstellt und 7B eine obere Schnittansicht darstellt.
  • Der rekonstituierte Wafer 90 wird von der zweiten Hauptoberfläche gedünnt, um eine Oberfläche des vertikalen Halbleiterchips 20 zu exponieren. Bei verschiedenen Ausführungsformen kann das Dünnen chemisch, mechanisch oder chemisch-mechanisch ausgeführt werden. Bei einer Ausführungsform kann ein Schleifwerkzeug 40 zum Dünnen des rekonstituierten Wafer 90 verwendet werden. Nach dem Dünnen weist der rekonstituierte Wafer 90 eine erste Höhe H1 auf. Bei verschiedenen Ausführungsformen kann die erste Höhe H1 etwa 50 µm bis etwa 500 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 etwa 10 µm bis etwa 50 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 etwa 10 µm bis etwa 100 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 etwa 100 µm bis etwa 400 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 unter etwa 50 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 unter etwa 100 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 unter etwa 200 µm betragen. Bei einer Ausführungsform kann die erste Höhe H1 unter etwa 500 µm betragen.
  • 8, die die 8A-8C enthält, zeigt eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach dem weiteren Dünnen des vertikalen Halbleiterchips gemäß einer Ausführungsform der Erfindung, wobei 8A eine Querschnittsansicht darstellt und 8B eine obere Schnittansicht darstellt und wobei 8C eine alternative Ausführungsform darstellt, die eine weitere vergrößerte Querschnittsansicht zeigt.
  • Die exponierte zweite Hauptoberfläche des vertikalen Halbleiterchips 20 wird zu einer zweiten Höhe H2 unter Ausbildung eines Grabens 310 gedünnt. Der Graben 310 kann bei verschiedenen Ausführungsformen Seitenwände enthalten (ein derartiges Beispiel ist in 11 dargestellt).
  • Bei verschiedenen Ausführungsformen kann die zweite Höhe H2 etwa 0,5 µm bis etwa 10 µm betragen. Bei einer Ausführungsform kann die zweite Höhe H2 etwa 0,5 µm bis etwa 2 µm betragen. Bei einer Ausführungsform kann die zweite Höhe H2 etwa 1 µm bis etwa 2 µm betragen. Bei einer Ausführungsform kann die zweite Höhe H2 etwa 2 µm bis etwa 5 µm betragen. Bei einer Ausführungsform kann die zweite Höhe H2 etwa 3 µm bis etwa 4 µm betragen.
  • Vorteilhafterweise wird der vertikale Halbleiterchip 20 bei verschiedenen Formen hinunter bis zu einer sehr kleinen Dicke gedünnt. Dies reduziert vorteilhafterweise den Widerstand des Bauelements während des Betriebs und verbessert auch die Wärmeleitung von Wärme weg von dem Bauelement.
  • Bei einer Ausführungsform wird ein Ätzprozess verwendet, um den vertikalen Halbleiterchip 20 relativ zum ersten Kapselungsmittel 50 selektiv zu ätzen. Der Ätzprozess kann bei einer Ausführungsform eine zeitlich gesteuerte Ätzung sein. Bei einer anderen Ausführungsform wird die Ätzchemie so gewählt, dass sie nach dem Erreichen der dotierten Gebiete des vertikalen Halbleiterchips 20 stoppt (verlangsamt).
  • Bei einer weiteren Ausführungsform wird eine Ätzstoppschicht zum Stoppen des Ätzprozesses verwendet. Bei einigen Ausführungsformen kann, wie in 8C dargestellt, die Struktur des den vertikalen Halbleiterchip 20 umfassenden Substrats während des Dünnungsprozesses geändert werden. 8C veranschaulicht die Dicke eines vertikalen Halbleiterchips 20 vor und nach dem Dünnen. Der vertikale Halbleiterchip 20 umfasst vor dem Dünnen eine erste Schicht 31, die das aktive Gebiet umfasst, und eine zweite Schicht 32, die ein anderes Material als die erste Schicht 31 umfasst. Bei einer Ausführungsform umfasst die erste Schicht 31 Silizium und die zweite Schicht 32 eine Oxidschicht, wenn der vertikale Halbleiterchip 20 auf einem Silizium-auf-Isolator-Substrat hergestellt wird. Bei einer weiteren Ausführungsform umfasst die erste Schicht 31 ein Verbundhalbleitermaterial wie etwa GaN und die zweite Schicht 32 Silizium, wenn der vertikale Halbleiterchip 20 auf einem GaN/Si-Heteroepitaxialsubstrat hergestellt wird. Die Dicke des vertikalen Halbleiterchips 20 vor dem Dünnen ist die erste Dicke H1, während nach dem Dünnen die zweite Dicke H2 ist. Beispielsweise kann, wenn der vertikale Halbleiterchip 20 auf einem Silizium-auf-Isolator-Substrat ausgebildet wird, der Dünnungsprozess nach dem Entfernen der Isolatorschicht gestoppt werden. Analog kann im Fall eines Heteroepitaxialsubstrats, wie etwa einer GaN-Schicht auf einem Siliziumsubstrat, der Dünnungsprozess nach dem Entfernen des Siliziumsubstrats gestoppt werden, wobei die GaN-Schicht zurückbleibt. Alternativ kann ein kleiner Abschnitt des Siliziumsubstrats zurückbleiben, der danach in ein Silizid umgewandelt werden kann. Damit können beispielsweise vertikale GaN-Leistungsbauelemente (oder SiC-Leistungsbauelemente) ausgebildet werden.
  • 9, die die 9A und 9B enthält, zeigt eine vergrößerte Ansicht des Halbleiterpackage während der Fabrikation nach dem Ausbilden eines rückseitigen Leiters unter dem vertikalen Halbleiterchip gemäß einer Ausführungsform der Erfindung, wobei 9A eine Querschnittsansicht darstellt und 9B eine obere Schnittansicht darstellt.
  • Unter Bezugnahme auf 9A wird ein rückseitiger Leiter 320 unter der exponierten zweiten Hauptoberfläche des vertikalen Halbleiterchips 20 ausgebildet. Somit bildet der rückseitige Leiter 320 bei einer Ausführungsform einen Teil des Drainkontakts des Transistors in dem vertikalen Halbleiterchip 20.
  • Ähnlich wie bei der vorderseitigen Umverdrahtungsschicht 200 kann der rückseitige Leiter 320 unter Einsatz einer beliebigen geeigneten Technik ausgebildet werden. Bei einer Ausführungsform kann eine Keimschicht über der zweiten Hauptoberfläche des rekonstituierten Wafer 90 abgeschieden werden. Eine Resistschicht kann über der Keimschicht abgeschieden und strukturiert werden, um Abschnitte der Keimschicht zu exponieren. Ein leitendes Material kann unter Verwendung der Keimschicht aufgewachsen werden, beispielsweise unter Verwendung von Plattierungsprozessen wie etwa Elektroplattieren oder stromloses Plattieren. Bei einer Ausführungsform umfasst das aufgewachsene leitende Material Kupfer, Silber, Gold, Nickel, Zink und/oder Platin. Bei einer alternativen Ausführungsform kann ein leitendes Material abgeschieden und unter Verwendung eines subtraktiven Ätzprozesses strukturiert werden. Bei einer weiteren Ausführungsform kann die Umverdrahtungsschicht 200 beispielsweise unter Verwendung von Schablonendruck oder Siebdruck direkt gedruckt werden.
  • Der rekonstituierte Wafer 90 wird zersägt, um nach dem Ausbilden des rückseitigen Leiters 320 individuelle Packageeinheiten auszubilden.
  • Vorteilhafterweise ist der rückseitige Leiter 320 bei verschiedenen Ausführungsformen eine dicke leitende Schicht, die unter dem vertikalen Halbleiterchip 20 ausgebildet ist. Das die Gräben 310 des rekonstituierten Wafer 90 füllende leitende Material stellt eine gute Wärmeleitung von den Halbleitergebieten weg sicher.
  • Das so ausgebildete Halbleiterpackage kann bei einigen Ausführungsformen direkt verwendet und auf einer Leiterplatte montiert werden. Bei anderen Ausführungsformen kann das Halbleiterpackage über einem Systemträger, einem Klemmrahmen oder anderen geeigneten Substraten gekapselt werden, um ein Halbleiterpackage auszubilden. Zu Ausführungsformen der Erfindung zählen das Ausbilden einer beliebigen geeigneten Art von Packages, beispielsweise mit JEDEC-Standards kompatibel. Zu Beispielen zählen TO-Packages (Transistor Outline Packages), SO-Packages (Small Outline Packages), TSO-Packages (Thin Small Outline Packages), TSSO-Packages (Thin Shrink Small Outline Packages), SIL-Packages (Single In Line Packages) und andere.
  • Das so ausgebildete Halbleiterpackage kann vor dem nachfolgenden Kapseln getestet werden. Beispielsweise kann eine Prüfsonde über den Pads aufgebracht werden (z.B. dem Sourcepad 230 und dem Gatepad 240). Bei verschiedenen Ausführungsformen ist der vertikale Halbleiterchip 20 jedoch sehr dünn und kann beschädigt werden, falls er durch die Prüfsonde direkt hinunter gedrückt wird, das heißt, wenn Druck direkt über der dünnen Halbleiterschicht aufgebracht wird. Bei verschiedenen Ausführungsformen wird vorteilhafterweise eine Beschädigung des gedünnten vertikalen Halbleiterchips 20 aufgrund der Fan-Out-Natur dieser Pads vermieden. Mit anderen Worten werden die Pads mechanisch von dem ersten Kapselungsmittel 50 gestützt, und das Platzieren einer Prüfsonde beschädigt nicht den vertikalen Halbleiterchip 20. Weiterhin erfordert das Design keine Vergrößerung der Chipfläche.
  • 10, die die 10A und 10B enthält, zeigt gemäß Ausführungsformen der Erfindung ausgebildete SystemträgerHalbleiterpackages.
  • Unter Bezugnahme auf 10A wird ein beispielsweise wie in 9 ausgebildetes Halbleiterpackage über einem Systemträger 410 platziert. Das Halbleiterpackage kann unter Verwendung einer Klebeschicht 330, die bei einer Ausführungsform isolieren kann, an dem Systemträger 410 angebracht werden. Bei einigen Ausführungsformen kann die Klebeschicht 330 leitend sein, kann beispielsweise eine nanoleitende Paste umfassen. Bei alternativen Ausführungsformen kann der rückseitige Leiter 320 an den Systemträger 410 gelötet werden, so dass die Klebeschicht 330 ein lötbares Material ist. Die Pads (z.B. das Sourcepad 230 und das Gatepad 240) werden unter Verwendung von Drahtverbindungen 430 an den Systemträger 410 gekoppelt, wobei ein Drahtbondprozess eingesetzt wird. Ein zweites Kapselungsmittel 450 wird über dem Halbleiterpackage und dem Systemträger 410 aufgebracht.
  • Bei einer oder mehreren Ausführungsformen kann das zweite Kapselungsmittel 450 unter Verwendung eines Formpressprozesses aufgebracht werden. Beim Formpressen kann das zweite Kapselungsmittel 450 in einem Formhohlraum platziert werden, dann wird der Formhohlraum geschlossen, um das zweite Kapselungsmittel 450 zu verdichten. Das Formpressen kann verwendet werden, wenn ein einzelnes Muster ausgeformt werden soll. Bei einer alternativen Ausführungsform wird das zweite Kapselungsmittel 450 unter Verwendung eines Spritzpressprozesses aufgebracht. Bei anderen Ausführungsformen kann das zweite Kapselungsmittel 450 unter Verwendung von Spritzgießen, Granulatausformen, Pulversintern oder Liquid Molding aufgebracht werden. Alternativ kann das zweite Kapselungsmittel 450 unter Einsatz von Druckprozessen wie etwa Schablonen- oder Siebdruck aufgebracht werden. Ein Härteprozess kann ausgeführt werden, um ein Systemträgerpackage auszubilden.
  • 10B veranschaulicht eine alternative Ausführungsform, die eine klammerartige Zwischenverbindung zeigt. Die Klammer 440 oder Metallstreifen können beispielsweise unter Verwendung von Löten an einer Zwischenschicht 265 angebracht werden. Zu Ausführungsformen der Erfindung zählen andere Arten von geeigneten Zwischenverbindungen.
  • Die 11-12 zeigen ein Beispiel eines Halbleiterpackage und eines Verfahrens zum Ausbilden.
  • Die vorliegende Ausführungsform kann den in 2-7 beschriebenen Schritten folgen. Unter Bezugnahme auf 11 kann der Graben 310 wie in einer vorausgegangenen Ausführungsform beschrieben ausgebildet werden. Als eine weitere Veranschaulichung kann der Graben 310 bei einer Ausführungsform eine trapezförmige Seitenwand enthalten, die eine konkave Oberfläche aufweist.
  • Unter Bezugnahme auf 12 wird eine Klebepaste 321 über der exponierten Oberfläche des vertikalen Halbleiterchips 20 aufgebracht. Eine Rückplatte 325 wird über der Klebepaste 321 platziert. Die Klebepaste 321 kann gehärtet werden, wodurch die Rückplatte 325 sicher gehalten wird. Dieses Beispiel vermeidet den potentiell langen Elektroplattierungsprozess zum Ausbilden der dicken rückseitigen Umverdrahtungsschicht.
  • 13, die die 13A-13E enthält, zeigt ein Beispiel, bei dem die vorder- und rückseitige Verdrahtungsschicht nach dem Dünnungsprozess ausgebildet werden.
  • Diese Ausführungsform kann den in 2-7 beschriebenen Schritten folgen. Wie in 13A dargestellt, wird nach dem Ausbilden der Gräben 310 auf der zweite Hauptoberfläche des vertikalen Halbleiterchips 20 eine vorderseitige Umverdrahtungsschicht 200 ausgebildet. Der (in 7 dargestellte) rekonstituierte Wafer 90 wird entweder vor oder nach dem Ausbilden der Gräben 310 vereinzelt. Die vorderseitige Umverdrahtungsschicht 200 wird ebenfalls auf den Seitenwänden des Package ausgebildet, wodurch die Notwendigkeit zum getrennten Ausbilden von Zwischenverbindungen wie etwa Drahtverbindungen entfällt. Beispielsweise kann Metall entlang von Seitenwänden gesputtert werden, um die Zwischenverbindung 280 auszubilden.
  • Unter Bezugnahme auf 13B wird eine Klebepaste 321 auf der zweite Hauptoberfläche des vertikalen Halbleiterchips 20 ausgebildet, wie in der vorausgegangenen Ausführungsform beschrieben. Wie in 13C gezeigt, wird eine Rückplatte 325 wie zuvor beschrieben über der Klebepaste 321 ausgebildet. Unter Bezugnahme auf 13D wird das Halbleiterpackage über einem Systemträger 410 mit mehreren Zuleitungen 420 platziert. Somit werden die Zwischenverbindungen 280 von dem Halbleiterpackage unter Verwendung einer Klebeschicht 330 an die mehreren Zuleitungen 420 gekoppelt. Bei einer Ausführungsform umfasst die Klebeschicht 330 ein Lotmaterial. Bei anderen Ausführungsformen kann die Klebeschicht 330 eine leitende Paste umfassen.
  • Unter Bezugnahme auf 13E wird ein zweites Kapselungsmittel 450 über dem Halbleiterpackage und dem Systemträger 410 ausgebildet. Somit wird bei verschiedenen Ausführungsformen ein Systemträgerpackage ausgebildet.
  • 14, die die 14A und 14B enthält, veranschaulicht ein Beispiel zum Herstellen des Halbleiterpackage, wobei eine Metallauskleidung vor dem Ausbilden der Rückplatte ausgebildet wird.
  • Dieses Beispiel ist ähnlich 13. Wie in 14A dargestellt, wird jedoch vor dem Ausbilden der Klebepaste 321 eine Metallauskleidung auf der zweiten Hauptoberfläche des vereinzelten rekonstituierten Wafer ausgebildet. Die Metallauskleidung 322 kann als eine Keimschicht verwendet werden und kann zum späteren Ausbilden von Umverdrahtungsleitungen verwendet werden (z.B. wie in 14B gezeigt).
  • 15 veranschaulicht eine alternative Ausführungsform der Erfindung, die das direkte Montieren des Halbleiterpackage an einer Leiterplatte zeigt. Bei einer Ausführungsform wird, anstatt das Halbleiterpackage an einem Systemträger 410 anzubringen, das Halbleiterpackage mit dem ersten Kapselungsmittel 50 über einem Träger platziert und mit einem zweiten Kapselungsmittel 450 gekapselt, wie in vorherigen Ausführungsformen beschrieben. Das so ausgebildete Package wird von dem Träger getrennt und kann auf einer Leiterplatte 500 montiert werden.
  • Bisher wurden Ausführungsformen der Erfindung unter Verwendung eines einzelnen diskreten Transistors beschrieben. Ausführungsformen der Erfindung können jedoch angewendet werden, um mehrere Transistoren auszubilden. Einige wenige Beispiele sind in 16 und 17 vorgesehen.
  • 16, die die 16A und 16B enthält, veranschaulicht ein Halbleiterpackage mit mehr als einem vertikalen Halbleiterbauelement gemäß einer Ausführungsform der Erfindung.
  • Wie in 16A und 16B dargestellt, sind zwei diskrete Transistoren nebeneinander eingebettet. Die beiden Transistoren können wie benötigt zusammengeschaltet sein. Ausführungsformen der Erfindung können mehr als zwei Transistoren enthalten. Beispielsweise ist in 16A ein Drain des ersten Transistors (linker Transistor) an eine Source eines zweiten Transistors (rechter Transistor) gekoppelt. Bei dieser Ausführungsform werden mindestens zwei diskrete vertikale Halbleiterchips 20 nebeneinander platziert, während der rekonstituierte Wafer ausgebildet wird, und sind deshalb innerhalb des ersten Kapselungsmittels 50 eingebettet.
  • 17, die die 17A und 17B enthält, veranschaulicht ein Halbleiterpackage mit mehr als einem Transistor in einem einzelnen Chip gemäß einer Ausführungsform der Erfindung.
  • Im Gegensatz zu der vorausgegangenen Ausführungsform werden die vertikalen Halbleiterchips 20 bei dieser Ausführungsform innerhalb des gleichen Substrats ausgebildet. Nach dem Dünnungsprozess sind die benachbarten Transistoren nur durch die Isolationsgebiete 550 getrennt. Somit können mehrere Leistungsbauelemente preiswert zu einem einzelnen Package integriert werden. Wiederum können die Transistoren wie benötigt zusammengeschaltet werden. Beispielsweise können die Gatepads 240 der benachbarten Transistoren miteinander gekoppelt sein, während der Drain des linken Transistors durch den rückseitigen Leiter 320 mit der Source des zweiten Transistors gekoppelt ist. Bei verschiedenen Ausführungsformen können die 10-14 auch analog angewendet werden, wobei mehrere Transistoren und/oder Chips berücksichtigt werden.
  • 18 veranschaulicht ein Halbleiterpackage mit mehr als einem vertikalen Halbleiterbauelement und einer Logikschaltung gemäß einer Ausführungsform der Erfindung.
  • Wie in 18 veranschaulicht, sind zwei diskrete Transistoren nebeneinander eingebettet. Die beiden Transistoren können wie benötigt zusammengeschaltet sein. Ausführungsformen der Erfindung können mehr als zwei Transistoren enthalten. Beispielsweise ist in 18 ein Drain des ersten Transistors (linker Transistor) an eine Source eines zweiten Transistors (rechter Transistor) gekoppelt. Bei dieser Ausführungsform werden mindestens zwei diskrete vertikale Halbleiterchips 20 und ein Logikchip 21 nebeneinander platziert, während der rekonstituierte Wafer ausgebildet wird, und sind deshalb innerhalb des ersten Kapselungsmittels 50 eingebettet.
  • Ausführungsformen der vorliegenden Erfindung bieten gegenüber dem herkömmlichen Kapseln von vertikalen Leistungshalbleiterbauelementen Vorteile. Vorteilhafterweise erfordern Ausführungsformen der Erfindung kein Handling von ultradünnen Wafern, während gleichzeitig ultradünne Chips hergestellt werden. Analog erfordern Ausführungsformen der Erfindung kein Schneiden oder Löten von dünnen Halbleiterchips. Ausführungsformen der Erfindung gestatten eine rückseitige Bearbeitung auf hohe Temperaturen, was die Ausbildung anderer Schichten erleichtert, beispielsweise bis zu 280°C. Ausführungsformen der Erfindung können ungeachtet der Frontend-Technologie angewendet werden, beispielsweise SFET, IGBTs, SiC, CMOS, Bipolar, usw. Ausführungsformen der Erfindung können als große Wafer oder Panels bearbeitet werden. Ausführungsformen der Erfindung ermöglichen aufgrund einer guten Prüfung und des robusten Montageprozesses eine höhere Ausbeute. Ausführungsformen der Erfindung ermöglichen ein verbessertes thermisches Kühlen und ermöglichen ein doppelseitiges Kühlen. Ausführungsformen der Erfindung verbessern die Kontaktausbildung, beispielsweise kann der rückseitige Bondbereich größer als die Chipgröße sein.

Claims (25)

  1. Halbleiterpackage, aufweisend: • einen vertikalen Halbleiterchip (20) mit einer ersten Hauptoberfläche (11) auf einer Seite des vertikalen Halbleiterchips (20) und einer zweiten Hauptoberfläche (12) auf einer gegenüberliegenden Seite des vertikalen Halbleiterchips (20), wobei die erste Hauptoberfläche (11) ein erstes Kontaktgebiet (110, 120) enthält und die zweite Hauptoberfläche (12) ein zweites Kontaktgebiet (130) enthält und wobei der vertikale Halbleiterchip (20) eingerichtet ist zum Regeln des Stromflusses von dem ersten Kontaktgebiet (110, 120) zu dem zweiten Kontaktgebiet (130) entlang einer Stromflussrichtung; • eine vorderseitige Metallisierungsschicht (100), die über dem ersten Kontaktgebiet (110, 120) angeordnet ist; • einen rückseitigen Leiter (320), der an dem zweiten Kontaktgebiet (130) der zweiten Hauptoberfläche (12) angeordnet ist; und • ein erstes Kapselungsmittel (50), in dem der vertikale Halbleiterchip (20) und der rückseitige Leiter (320) angeordnet sind, wobei das erste Kapselungsmittel (50) entlang von Seitenwänden, betrachtet bezüglich der Stromflussrichtung, des Halbleiterchips (20) angeordnet ist und wobei das erste Kapselungsmittel (50) einen ersten Teil von Seitenwänden des rückseitigen Leiter (320) bedeckt; • ein zweites Kapselungsmittel (450), das äußere Seitenwände des ersten Kapselungsmittels (50), die vorderseitige Metallisierungsschicht (100) und einen verbleibenden Teil der Seitenwände des rückseitigen Leiters (320) bedeckt, wobei das erste Kapselungsmittel (50) und das zweite Kapselungsmittel (450) selbst dann, wenn sie aus dem gleichen Material bestehen, eine unterschiedliche Grenzfläche aufweisen, weil sie in verschiedenen Prozessschritten ausgebildet werden; und • mehrere Kontaktpads (260, 270, 290), die in einer Hauptoberfläche des zweiten Kapselungsmittels (450) angeordnet sind, wobei die mehreren Kontaktpads ein erstes Kontaktpad (270, 290) umfassen, das durch eine in dem zweiten Kapselungsmittel (450) angeordnete Zwischenverbindung (280b, 280a) an das erste Kontaktgebiet (110, 120) gekoppelt ist.
  2. Halbleiterpackage gemäß Anspruch 1, ferner aufweisend: • einen zweiten vertikalen Halbleiterchip, der in dem ersten Kapselungsmittel (50) angeordnet ist, wobei der zweite vertikale Halbleiterchip an den vertikalen Halbleiterchip (20) gekoppelt ist; und • einen in dem ersten Kapselungsmittel (50) angeordneten Logikchip (21).
  3. Halbleiterpackage gemäß einem der Ansprüche 1 oder 2 • wobei das erste Kapselungsmittel (50) und das zweite Kapselungsmittel (450) das gleiche Material sind.
  4. Halbleiterpackage gemäß einem der Ansprüche 1 bis 3, • wobei der rückseitige Leiter (320) durch eine Klebepaste, einen Klebefilm oder ein Klebeband an dem vertikalen Halbleiterchip (20) angebracht ist.
  5. Halbleiterpackage gemäß einem der Ansprüche 1 bis 4, wobei der vertikale Halbleiterchip (20) dünner ist als das erste Kapselungsmittel (50) entlang der Stromflussrichtung.
  6. Halbleiterpackage gemäß einem der Ansprüche 1 bis 5, wobei eine Dicke des vertikalen Halbleiterchips (20) entlang der Stromflussrichtung unter etwa 50 µm liegt.
  7. Halbleiterpackage gemäß einem der Ansprüche 1 bis 6, wobei eine Dicke des vertikalen Halbleiterchips (20) entlang der Stromflussrichtung etwa 5 µm bis etwa 25 µm beträgt.
  8. Halbleiterpackage gemäß einem der Ansprüche 1 bis 7, wobei der vertikale Halbleiterchip (20) Folgendes umfasst: • einen ersten Transistor mit dem ersten Kontaktgebiet (110, 120) und dem zweiten Kontaktgebiet (130) und • einen zweiten Transistor mit einem dritten Kontaktgebiet auf der ersten Hauptoberfläche (11) und einem vierten Kontaktgebiet auf der zweiten Hauptoberfläche (12), wobei der zweite Transistor eingerichtet ist zum Regeln des Stromflusses von dem dritten Kontaktgebiet zu dem vierten Kontaktgebiet und wobei der erste Transistor durch ein Isolationsgebiet von dem zweiten Transistor getrennt ist.
  9. Halbleiterpackage gemäß einem der Ansprüche 1 bis 8, wobei der vertikale Halbleiterchip (20) ein Siliziumsubstrat umfasst.
  10. Halbleiterpackage gemäß einem der Ansprüche 1 bis 9, wobei der vertikale Halbleiterchip (20) eines oder mehrere der folgenden Materialien umfasst: • Galliumnitrid; • Siliziumcarbid.
  11. Halbleiterpackage, aufweisend: • einen vertikalen Halbleiterchip (20) mit einer ersten Hauptoberfläche (11) auf einer Seite des vertikalen Halbleiterchips (20) und einer zweiten Hauptoberfläche (12) auf einer gegenüberliegenden Seite des vertikalen Halbleiterchips (20), wobei die erste Hauptoberfläche (11) ein erstes Kontaktgebiet (110, 120) enthält und die zweite Hauptoberfläche (12) ein zweites Kontaktgebiet (130) enthält und wobei der vertikale Halbleiterchip (20) eingerichtet ist zum Regeln des Stromflusses von dem ersten Kontaktgebiet (110, 120) zu dem zweiten Kontaktgebiet (130) entlang einer Stromflussrichtung; • einen rückseitigen Leiter (320), der an dem zweiten Kontaktgebiet (130) der zweiten Hauptoberfläche (12) angeordnet ist; • ein erstes Kapselungsmittel (50), in dem der vertikale Halbleiterchip (20) und der rückseitige Leiter (320) angeordnet sind, wobei das erste Kapselungsmittel (50) entlang von Seitenwänden, betrachtet bezüglich der Stromflussrichtung, des Halbleiterchips (20) angeordnet ist und wobei das erste Kapselungsmittel (50) einen ersten Teil von Seitenwänden des rückseitigen Leiters (320) bedeckt; • ein zweites Kapselungsmittel (450), umgebend eine äußere Seitenwand des ersten Kapselungsmittels (50), in dem das erste Kapselungsmittel (50), der vertikale Halbleiterchip (20) und der rückseitige Leiter (320) angeordnet sind, wobei das zweite Kapselungsmittel (450) einen verbleibenden Teil der Seitenwände des rückseitigen Leiters (320) bedeckt; • mehrere Kontaktpads (260, 270, 290), die auf einer Hauptoberfläche des zweiten Kapselungsmittels (450) angeordnet sind; und • eine Zwischenverbindung (280b, 280a), die in dem zweiten Kapselungsmittel (450) angeordnet ist, wobei die Zwischenverbindung (280b, 280a) das erste Kontaktgebiet (110, 120) mit einem Kontaktpad (270, 290) der mehreren Kontaktpads koppelt.
  12. Halbleiterpackage gemäß Anspruch 11, ferner aufweisend: • einen in dem ersten Kapselungsmittel (50) angeordneten zweiten vertikalen Halbleiterchip, wobei der zweite vertikale Halbleiterchip eine erste Hauptoberfläche auf einer Seite des zweiten vertikalen Halbleiterchips und eine zweite Hauptoberfläche auf einer gegenüberliegenden Seite des zweiten vertikalen Halbleiterchips aufweist.
  13. Halbleiterpackage gemäß Anspruch 11 oder 12, ferner aufweisend: • einen in dem ersten Kapselungsmittel (50) angeordneten Logikchip (21) .
  14. Halbleiterpackage gemäß einem der Ansprüche 11 bis 13, wobei der vertikale Halbleiterchip (20) Folgendes umfasst: • einen ersten Transistor mit dem ersten Kontaktgebiet (110, 120) und dem zweiten Kontaktgebiet (130) und • einen zweiten Transistor mit einem dritten Kontaktgebiet auf der ersten Hauptoberfläche (11) und einem vierten Kontaktgebiet auf der zweiten Hauptoberfläche (12), wobei der zweite Transistor eingerichtet ist zum Regeln des Stromflusses von dem dritten Kontaktgebiet zu dem vierten Kontaktgebiet und wobei der erste Transistor durch ein Isolationsgebiet von dem zweiten Transistor getrennt ist.
  15. Halbleiterpackage gemäß einem der Ansprüche 11 bis 14, wobei der vertikale Halbleiterchip (20) dünner ist als das erste Kapselungsmittel (50) entlang der Stromflussrichtung.
  16. Halbleiterpackage gemäß einem der Ansprüche 11 bis 15, wobei eine Dicke des vertikalen Halbleiterchips (20) entlang der Stromflussrichtung unter etwa 50 µm liegt.
  17. Halbleiterpackage gemäß einem der Ansprüche 11 bis 15, wobei eine Dicke des vertikalen Halbleiterchips (20) entlang der Stromflussrichtung etwa 1 µm bis etwa 100 µm beträgt.
  18. Verfahren zum Ausbilden eines Halbleiterpackage, das Verfahren aufweisend: • Platzieren eines vertikalen Halbleiterchips (20) auf einem Träger, wobei der vertikale Halbleiterchip (20) ein aktives Gebiet auf einer ersten Hauptoberfläche (11) des vertikalen Halbleiterchips (20) und ein aktives Gebiet (320) auf einer zweiten Hauptoberfläche (12) des vertikalen Halbleiterchips (20) aufweist, wobei die erste Hauptoberfläche (11) des vertikalen Halbleiterchips (20) dem Träger zugewandt ist und wobei der vertikale Halbleiterchip (20) eingerichtet ist zum Regeln des Stromflusses von der ersten Hauptoberfläche (11) des vertikalen Halbleiterchips (20) zu der zweiten Hauptoberfläche (12) des vertikalen Halbleiterchips (20) ; • Ausbilden eines rekonstituierten Wafers durch Aufbringen eines ersten Kapselungsmittels (50) auf dem vertikalen Halbleiterchip (20) und dem Träger, wobei der rekonstituierte Wafer eine erste Hauptoberfläche (11) aufweist, die koplanar mit der Vorderseite (11) des vertikalen Halbleiterchips (20) verläuft; • Trennen des rekonstituierten Wafers von dem Träger, wodurch die erste Hauptoberfläche (11) exponiert wird; • Dünnen des rekonstituierten Wafers von einer Seite gegenüber der ersten Hauptoberfläche (11) aus, um eine zweite Hauptoberfläche (12) des rekonstituierten Wafers auszubilden; • selektives Dünnen des vertikalen Halbleiterchips (20) relativ zu dem ersten Kapselungsmittel (50) von der zweiten Hauptoberfläche (12) aus, um eine Oberfläche des aktiven Gebiets (320) auf der Rückseite (12) des vertikalen Halbleiterchips (20) zu exponieren; • Ausbilden eines rückseitigen Leiters (320) auf einer exponierten Oberfläche des aktiven Gebiets (320) auf der zweiten Hauptoberfläche (12) des vertikalen Halbleiterchips (20), sodass dieser über das erste Verkapselungsmittel (50) herausragt; und • Kapseln des ersten Kapselungsmittels (50), des vertikalen Halbleiterchips (20) und des rückseitigen Leiters (320) mit einem zweiten Kapselungsmittel (450), sodass dieses einen Teilbereich von Seitenwänden des rückseitigen Leiters (320) bedeckt; • Ausbilden von vorderseitigen Umverdrahtungsleitungen über der ersten Hauptoberfläche (11) nach dem selektiven Dünnen des vertikalen Halbleiterchips (20); und • Koppeln einer Leitung der vorderseitigen Umverdrahtungsleitungen mit einem Kontaktpad (270, 290) auf einer Hauptoberfläche des zweiten Kapselungsmittels (450) .
  19. Verfahren gemäß Anspruch 18, • wobei das Platzieren eines vertikalen Halbleiterchips (20) auf einem Träger das Platzieren mehrerer vertikaler Halbleiterchips auf dem Träger umfasst, weiterhin umfassend das Vereinzeln des rekonstituierten Wafers, • wobei das Vereinzeln vor dem Ausbilden des rückseitigen Leiters (320) durchgeführt wird.
  20. Verfahren gemäß Anspruch 18, • wobei das Platzieren eines vertikalen Halbleiterchips (20) auf einem Träger das Platzieren mehrerer vertikaler Halbleiterchips auf dem Träger umfasst, weiterhin umfassend das Vereinzeln des rekonstituierten Wafer, • wobei das Vereinzeln nach dem Ausbilden des rückseitigen Leiters (320) durchgeführt wird.
  21. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei das Ausbilden des rückseitigen Leiters (320) das Anbringen einer rückseitigen Platte unter Verwendung einer leitenden Pastenschicht umfasst.
  22. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei das Ausbilden des rückseitigen Leiters (320) das Ausbilden eines Silizidgebiets umfasst.
  23. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei das Ausbilden des rückseitigen Leiters (320) Folgendes umfasst: • Ausbilden einer Keimschicht und • Verwenden eines Plattierungsprozesses zum Plattieren der Keimschicht mit einem leitenden Material.
  24. Verfahren gemäß einem der Ansprüche 18 bis 23, ferner aufweisend: • Ausbilden von Seitenwandumverdrahtungsleitungen, während die vorderseitigen Umverdrahtungsleitungen ausgebildet werden; oder • ein Ausbilden von vorderseitigen Umverdrahtungsleitungen über der Vorderseite (11) nach dem Trennen des rekonstituierten Wafer.
  25. Verfahren gemäß einem der Ansprüche 18 bis 24, wobei das selektive Dünnen Folgendes umfasst: • Ätzen eines ein Siliziumsubstrat und eine Heteroepitaxialschicht umfassenden Werkstücks und • Stoppen des Ätzens nach dem Ätzen durch das Siliziumsubstrat.
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