DE102014115653A1

DE102014115653A1 - Elektrisch leitfähiger Rahmen auf einem Substrat zum Aufnehmen von elektronischen Chips

Info

Publication number: DE102014115653A1
Application number: DE201410115653
Authority: DE
Inventors: Joachim Mahler; Ivan Nikitin; Petteri Palm
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-11-11
Filing date: 2014-10-28
Publication date: 2015-05-13
Anticipated expiration: 2034-10-29
Also published as: CN104637912B; CN104637912A; US20150131247A1; US9530752B2; DE102014115653B4

Abstract

Ein Verfahren, das Anordnen einer Mehrzahl von elektronischen Chips in einer Mehrzahl von Chip-Aufnahmehohlräumen umfasst, die jeweils von einem entsprechenden Oberflächenabschnitt eines Substrats und einer Wand definiert werden, die durch ein entsprechendes von einer Mehrzahl von Löchern in einem elektrisch leitfähigen, auf dem Substrat angeordneten Rahmen begrenzt wird, Verkapseln zumindest eines Teils der elektronischen Chips in den Chip-Aufnahmehohlräumen durch ein Verkapselungsmittel, und Ausbilden elektrisch leitfähiger Kontakte zum elektrischen Kontaktieren der zumindest teilweise verkapselten Chips.

Description

HINTERGRUND
Gebiet der Technik
Verschiedene Ausführungsformen betreffen allgemein Verfahren, eine Anordnung und eine elektronische Komponente.
Beschreibung der verwandten Technik
Herkömmliche Gehäuse, beispielsweise geformte Strukturen, für elektronische Chips sind heute so weit entwickelt, dass das Gehäuse die Leistung der elektronischen Chips nicht mehr nennenswert hemmt. Eingehäuste elektronische Chips umfassen üblicherweise einen Bonddraht, der eine Oberseite des elektronischen Chips mit einem Leadframe oder dergleichen verbindet. Eine Unterseite des elektronischen Chips ist herkömmlicherweise an den Leadframe gelötet, was hohe Temperaturen und hohe mechanische Spannungen mit sich bringt.
ZUSAMMENFASSUNG
Es besteht möglicherweise ein Bedarf an der Schaffung einer Möglichkeit zum Einhäusen elektronischer Chips mit einer einfachen Verarbeitungsarchitektur und mit hoher Zuverlässigkeit.
Gemäß einer beispielhaften Ausführungsform wird ein Verfahren geschaffen, das umfasst: Anordnen einer Mehrzahl von elektronischen Chips in einer Mehrzahl von Chip-Aufnahmehohlräumen, die jeweils von einem entsprechenden Oberflächenabschnitt eines Substrats und einer Wand definiert sind, die durch ein entsprechendes von einer Mehrzahl von Löchern in einem elektrisch leitfähigen, auf dem Substrat angeordneten Rahmen begrenzt ist, Verkapseln zumindest eines Teils der elektronischen Chips in den Chip-Aufnahmehohlräumen durch ein Verkapselungsmittel, und Ausbilden elektrisch leitfähiger Kontakte zum elektrischen Kontaktieren der zumindest teilweise verkapselten Chips.
Gemäß einer anderen beispielhaften Ausführungsform wird ein Verfahren geschaffen, das umfasst: Anordnen einer Mehrzahl von Halbleiterleistungschips in einer Mehrzahl von Chip-Aufnahmehohlräumen, die jeweils von einem entsprechenden Oberflächenabschnitt eines Substrats und einer Wand definiert sind, die von einem entsprechenden einen einer Mehrzahl von Durchgangslöchern (zum Beispiel durchgehenden Bohrungen) in einem auf dem Substrat angeordneten elektrisch leitfähigen Rahmen begrenzt sind, Verkapseln zumindest eines Teils der Halbleiterleistungschips in den Chip-Aufnahmehohlräumen und des elektrisch leitfähigen Rahmens durch ein Verkapselungsmittel, Ausbilden erster elektrisch leitfähiger Durchkontaktierungen in dem Verkapselungsmittel, um einen jeweilige Hauptoberfläche der Halbleiterleistungschips elektrisch zu kontaktieren, und Ausbilden zweiter elektrisch leitfähiger Durchkontaktierungen in dem Verkapselungsmittel, um entsprechende Abschnitte des elektrisch leitfähigen Rahmens elektrisch zu kontaktieren.
Gemäß einer anderen beispielhaften Ausführungsform wird eine Anordnung geschaffen, die ein Substrat, einen elektrisch leitfähigen Rahmen, eine Mehrzahl von elektronischen Chips, ein Verkapselungsmittel und elektrisch leitfähige Kontakte umfasst, wobei die mehreren elektronischen Chips in mehreren Chip-Aufnahmehohlräumen angeordnet sind, die durch einen jeweiligen Oberflächenabschnitt des Substrats und eine Wand definiert sind, die durch ein jeweiliges Loch von den mehreren Löchern in dem elektrisch leitfähigen Rahmen begrenzt ist, wobei die elektronischen Chips in den Chip-Aufnahmehohlräumen zumindest zum Teil durch das Verkapselungsmittel verkapselt sind, und wobei die elektrisch leitfähigen Kontakte ausgebildet sind, um die zumindest zum Teil verkapselten elektronischen Chips elektrisch zu kontaktieren.
Gemäß einer anderen beispielhaften Ausführungsform wird eine elektronische Komponente geschaffen, die mindestens einen elektronischen Chip, eine elektrisch leitfähige Rahmenstruktur mit mindestens einer Öffnung umfasst, in der der mindestens eine elektronische Chip eingebracht wird, ein Verkapselungsmittel, das zumindest einen Teil des mindestens einen elektronischen Chips und zumindest einen Teil der elektrisch leitfähigen Rahmenstruktur verkapselt, und elektrisch leitfähige Kontakte, die sich durch das Verkapselungsmittel hindurch erstrecken, um eine Hauptoberfläche des mindestens einen elektronischen Chips und der elektrisch leitfähigen Rahmenstruktur zu kontaktieren.
Eine beispielhafte Ausführungsform hat den Vorteil, dass eine chargenweise elektrische Verbindung und Verkapselung für eine große Anzahl von elektronischen Chips gleichzeitig durchgeführt werden kann. Vorteilhafterweise kann dies durchgeführt werden, ohne dass es nötig wäre, Hochtemperaturverfahren (die beispielsweise in einem herkömmlichen Verfahren des Lötens elektronischer Chips an ein elektrisch leitfähiges Substrat, beispielsweise einen Leadframe, auftreten können) anzuwenden, was die empfindlichen Chips vor Spannungen bewahrt. Im Gegensatz dazu bettet eine beispielhafte Ausführungsform eine Mehrzahl von elektronischen Chips in einem parallelen Prozess in Löcher oder Aussparungen ein, die in einem elektrisch leitfähigen Rahmen ausgebildet sind. Zusammen mit einem solchen elektrisch leitfähigen Rahmen kann ein zusätzliches Substrat verwendet werden, an dem die Chips und der Rahmen angebracht werden können und das während der Verkapselung als Trägerbasis dient. Das Substrat kann die elektronischen Chips auch mechanisch stützen und die elektronischen Chips in ein einer gewünschten Position halten. Somit kann das Chipanbringungsverfahren sehr vereinfacht sein und kann Hochtemperaturbedingungen und hohe Spannungen vermeiden. Außerdem kann der elektrisch leitfähige Rahmen, der zu der elektrischen Verbindung der elektronischen Chips mit einer elektronischen Peripherie beitragen kann, mit einem hohen Grad an Gestaltungsfreiheit geschaffen werden. Insbesondere können die Eigenschaften des elektrisch leitfähigen Rahmens so gewählt werden, dass sämtliche Anforderungen eines anschließenden Verfahrens zur Ausbildung elektrischer Kontakte der elektronischen Chips erfüllt werden.
Beschreibung weiterer beispielhaften Ausführungsformen
Im Folgenden werden weitere beispielhafte Ausführungsformen der Verfahren, der Anordnung und der elektronischen Komponente erklärt.
In einer Ausführungsform wird jeder von den mehreren elektronischen Chips auf den entsprechenden Oberflächenabschnitt des Substrats gelegt, bevor ein weiterer Oberflächenabschnitt des Substrats mit dem elektrisch leitfähigen Rahmen bedeckt wird, um dadurch die elektronischen Chips in den Löchern des elektrisch leitfähigen Rahmens aufzunehmen. Somit kann die Anordnung der elektronischen Chips auf dem Substrat durchgeführt werden, bevor der elektrisch leitfähige Rahmen auf die zuvor gebildete Anordnung aus Substrat und elektronischen Chips gelegt wird (zum Beispiel können die elektronischen Chips an einer Haftfläche des Substrats befestigt werden). Durch ein solches Verfahren kann ein herkömmliches Löten der elektronischen Chips, um sie mit einem Boden zu verbinden, durch eine lötfreie Verbindung ersetzt werden, wodurch hohe Löttemperaturen vermieden werden, die eine starke Belastung für die elektronischen Chips bedeuten.
In einer alternativen Ausführungsform werden die elektronischen Chips zuerst in den Löchern des elektrisch leitfähigen Rahmens aufgenommen, bevor das Substrat auf den elektrisch leitfähigen Rahmen und die elektronischen Chips gelegt wird. In einer solchen Ausführungsform können die Chips zuerst in die Aussparungen des elektrisch leitfähigen Rahmens gelegt werden, und danach kann das Substrat sowohl mit den Chips als auch dem elektrisch leitfähigen Rahmen verbunden werden (beispielsweise befestigt oder sogar angeklebt werden). Auch dieses Verfahren ist sehr schonend für die elektronischen Chips und vermeidet Hochtemperaturverfahren und Verfahren, die eine hohe mechanische Spannung an die elektronischen Chips anlegen.
In einer Ausführungsform werden die elektrisch leitfähigen Kontakte so ausgebildet, dass sie jeden von den elektronischen Chips mit einem entsprechenden Abschnitt des elektrisch leitfähigen Rahmens verbinden. Eine solche elektrische Verbindung innerhalb des Gehäuses kann beispielsweise über Durchkontaktierungen erreicht werden, die in der Verkapselung ausgebildet werden und mit elektrisch leitfähigem Material, wie Metall gefüllt werden, um die elektronischen Chips mit dem elektrisch leitfähigen Rahmen zu verbinden. Die gefüllten Durchkontaktierungen können durch eine elektrisch leitfähige Verbindungstruktur, die auf eine Außenfläche der Verkapselung aufgebracht werden kann, miteinander verbunden werden.
In einer Ausführungsform werden die elektrisch leitfähigen Kontakte auf jeder von zwei einander entgegengesetzten Hauptoberflächen der elektronischen Chips ausgebildet. Daher können sowohl die Vorderseite als auch die Rückseite der elektronischen Chips elektrisch kontaktiert werden. Zum Beispiel kann in einem Fall, wo die elektronischen Chip Leistungstransistoren sind, eine der Hauptoberflächen eine Source-Verbindung und eine Gate-Verbindung aufweisen, während die andere Hauptoberfläche eine Drain-Verbindung aufweisen kann. Im Hinblick auf das Herstellungsverfahren ist eine Oberseite des Chips durch die Ausbildung von Zugangslöchern in der Verkapselung leicht zugänglich, während einer Unterseite des Chips entweder durch Entfernen des Substrats oder durch Ausbilden von Zugangslöchern im Substrat leicht zugänglich gemacht wird.
In einer Ausführungsform werden Zugangslöcher in dem Verkapselungsmittel ausgebildet, und die Zugangslöcher werden mit elektrisch leitfähigem Material gefüllt, um dadurch zumindest einen Teil der elektrisch leitfähigen Kontakte zum elektrischen Kontaktieren der elektronischen Chips auszubilden. Zum Beispiel kann die Ausbildung der Zugangslöcher durch Laserbohren oder durch Lithographie und Ätzung durchgeführt werden. Das Füllen der Zugangslöcher kann durch ein geeignetes Abscheidungsverfahren durchgeführt werden.
In einer Ausführungsform werden die Zugangslöcher in dem Verkapselungsmittel mit elektrisch leitfähigem Material gefüllt, um dadurch jeden von den elektronischen Chips elektrisch mit einem entsprechenden Abschnitt des elektrisch leitfähigen Rahmens zu kontaktieren. Durch das beschriebene Verfahren der Bildung und Füllung von Durchkontaktierungen in Kombination mit der Bildung einer Verbindung zwischen verschiedenen gefüllten Durchkontaktierungen kann die beschriebene elektrische Verbindung mit einer im Wesentlichen U-förmigen Verbindungstruktur erreicht werden.
In einer Ausführungsform werden die Abmessungen der elektronischen Chips, des elektrisch leitfähigen Rahmens und des Verkapselungsmittels so gewählt, dass eine Tiefe der Zugangslöcher zum Kontaktieren der elektronischen Chips der Tiefe der Zugangslöcher zum Kontaktieren der entsprechenden Abschnitte des elektrisch leitfähigen Rahmens im Wesentlichen gleich ist. Da ein großer Freiheitsgrad bei der Auswahl einer Dicke des elektrisch leitfähigen Rahmens besteht, kann ein solches Verfahren sicherstellen, dass die Länge der Durchkontaktierungen zum Kontaktieren des elektrisch leitfähigen Rahmens und die Länge der Durchkontaktierungen zum Kontaktieren eines zugeordneten elektronischen Chips identisch oder sehr ähnlich werden, wodurch erhebliche technische Probleme überwunden werden, die herkömmlicherweise auftreten, wenn solche Längen sich stark voneinander unterscheiden.
In einer Ausführungsform wird zumindest ein Teil der elektrisch leitfähigen Kontakte durch Entfernen des Substrats von den elektronischen Chips nach der Verkapselung, um dadurch eine Hauptoberfläche jedes der elektronischen Chips freizulegen, und durch anschließendes Auftragen von elektrisch leitfähigem Material auf den freiliegenden Hauptoberflächen der elektronischen Chips ausgebildet. Zum Beispiel kann das Substrat eine Folie sein, die vom Rest der ausgebildeten Anordnung abgezogen oder getrennt werden kann. Durch Entfernen des Substrats kann eine Hauptoberfläche jedes elektronischen Chips freigelegt werden, so dass sie durch Aufbringen eines entsprechenden Materials auf der freiliegenden Oberfläche leicht elektrisch verbunden werden kann.
In einer Ausführungsform wird zumindest ein Teil der elektrisch leitfähigen Kontakte durch Ausbilden von Zugangslöchern in dem Substrat, um Oberflächenabschnitte der elektronischen Chips freizulegen, und Füllen der Zugangslöcher im Substrat mit elektrisch leitfähigem Material ausgebildet. Somit kann als Alternative zum Entfernen des Substrats eine Hauptoberfläche des elektronischen Chips durch Ausbilden von Zugangslöchern freigelegt werden, beispielsweise durch Laserbohren, Ätzen usw.
In einer Ausführungsform wird ein elektrisch leitfähiger Kontakt in dem Verkapselungsmittel ausgebildet, um dadurch den elektrisch leitfähigen Rahmen elektrisch zu kontaktieren. Insbesondere kann eine obere Hauptoberfläche der elektronischen Chips durch Ausbilden solcher Zugangslöcher in der Verkapselung, beispielsweise durch Laserbohren, Ätzen usw. zugänglich gemacht werden.
In einer Ausführungsform ist die Mehrzahl elektronischer Chips mit einer Dicke versehen, die einer Dicke des elektrisch leitfähigen Rahmens gleich ist. Eine solche Geometrie bildet die Basis zum Ausbilden der Durchkontaktierungen zum Verbinden mit den elektronischen Chips und mit dem elektrisch leitfähigen Rahmen in gleicher Länge.
In einer Ausführungsform ist zumindest ein Teil der elektronischen Chips als Halbleiterleistungschips gestaltet. Zum Beispiel kann ein solcher Leistungs-Halbleiterchip für Kraftfahrzeuganwendungen verwendet werden. Ein Halbleiterleistungschip kann einen oder mehrere Feldeffekttransistoren (beispielsweise MOSFETs), einen oder mehrere bipolare Transistoren (beispielsweise IGBTs), eine oder mehrere Dioden, Wechselrichterschaltungen, Halbbrücken usw. umfassen.
In einer Ausführungsform ist der elektrisch leitfähige Rahmen so gestaltet, dass er zumindest einen Teil einer elektrischen Verbindung zwischen mindestens zwei elektronischen Chips bildet. In einer solchen Ausführungsform kann ein Abschnitt des elektrisch leitfähigen Rahmens synergetisch zum elektrischen Verbrücken benachbarter elektrischer Chips verwendet werden.
In einer Ausführungsform steht zumindest ein Teil der Halbleiterleistungschips in elektrischem Kontakt mit dem elektrisch leitfähigen Rahmen. Somit kann ein elektrischer Kontakt zwischen dem Chip und dem elektrisch leitfähigen Rahmen bestehen. Darüber hinaus kann der elektrisch leitfähige Rahmen auch zur Umverteilung in einem Multichip-Gehäuse verwendet werden, z.B. zwischen zwei verschiedenen Chips in dem Gehäuse.
In einer Ausführungsform wird das Substrat nach der Verkapselung von den elektronischen Chips und dem elektrisch leitfähigen Rahmen entfernt. So kann das Substrat als temporäres Substrat gestaltet sein, das keinen Teil des fertigen Produkts bildet. Alternativ dazu kann das Substrat Teil des fertigen Produkts bleiben.
In einer Ausführungsform wird eine Anordnung, die zumindest durch den elektrisch leitfähigen Rahmen, das Verkapselungsmittel und die elektronischen Chips gebildet wird, zu einer Mehrzahl von Sektionen vereinzelt, die jeweils mindestens einen von den elektronischen Chips, mindestens einen Abschnitt des elektrisch leitfähigen Rahmens und mindestens einen Abschnitt des Verkapselungsmittels umfassen. Jede von den Sektionen kann als ein gehäuster Chip betrachtet werden, der bereits alle nötigen Verbindungen zu seiner Verbindung mit einer elektronischen Peripherie aufweist.
In einer Ausführungsform wird die Vereinzelung so durchgeführt, dass eine Trennung zwischen den verschiedenen Sektionen durchgeführt wird, ohne Material des elektrisch leitfähigen Rahmens zu entfernen. Dies kann durch Ausbilden der Struktur des elektrisch leitfähigen Rahmens mit Aussparungen auf späteren Vereinzelungslinien erreicht werden. Wenn man verhindert, dass die Vereinzelung an metallischen Abschnitten vorgenommen wird, erleichtert dies den Vereinzelungsprozess.
In einer Ausführungsform wird die Vereinzelung so durchgeführt, dass jede Sektion auch einen Abschnitt des Substrats umfasst. Somit kann jede A Sektion oder eingehäuster Chip optional einen Abschnitt des Substrats umfassen, wenn das Substrat ein permanentes Substrat ist, das einen Teil des fertigen Produkts bildet.
In einer Ausführungsform sind die mehreren Löcher in dem Rahmen Durchgangslöcher bzw. Durchgangsbohrungen. In einer speziellen Ausführungsform können auch Sacklöcher zum Definieren von Chip-Aufnahmehohlräumen verwendet werden, die Bereitstellung von Öffnungen ist einfacher, da sie einen einfachen, direkten elektrischen Zugang zu den elektronischen Chips für Zwecke der Kontaktierung mit weniger Aufwand ermöglichen.
In einer Ausführungsform umfasst das Substrat oder besteht das Substrat aus einem elektrisch isolierenden Material. Da das Substrat nicht zu den elektrischen Verbindungen beiträgt, kann es elektrisch isolierend sein. Wenn es als Teil des fertigen Produkts verbleibt, kann es auch dann als elektrischer Isolator dienen.
In einer Ausführungsform umfasst das Substrat mindestens eine haftende Hauptoberfläche, insbesondere zwei einander entgegengesetzte haftende Hauptoberflächen, so dass zumindest die elektronischen Chips (und falls gewünscht auch der Rahmen) an dem Substrat festgeklebt werden können. Wenn das Substrat zwei haftende Oberflächen aufweist, kann eine von den haftenden Oberflächen die elektronischen Chips (und falls gewünscht auch den Rahmen) fixieren, während die andere haftende Oberfläche an einem tragenden Boden fixiert werden kann. In einer anderen Ausführungsform kann die haftende Oberfläche, die den Chips entgegengesetzt ist, weggelassen werden.
In einer Ausführungsform wird das Substrat durch eine lötfreie Verbindung (beispielsweise eine Klebstoffverbindung) mit den elektronischen Chips verbunden. Dadurch werden Hochtemperaturverfahren vermieden, die einen schädlichen Einfluss auf die elektronischen Chips im Hinblick auf die angelegten mechanischen Spannungen haben können. Eine Lötverbindung ist mit der Verbindungsarchitektur gemäß einer beispielhaften Ausführungsform nicht mehr nötig, da die mechanische Verbindung durch das Substrat gestützt wird, während die elektrische Verbindung vom elektrisch leitfähigen Rahmen gestützt wird.
In einer Ausführungsform umfasst der elektrisch leitfähige Rahmen ein elektrisch leitfähiges Flächengebilde mit einer eindimensionalen Anordnung oder einer zweidimensionalen Anordnung von Löchern. Zum Beispiel kann der leitfähige Rahmen ein streifenartiges Aussehen haben, wobei die Löcher entlang einer Linie ausgerichtet sind. Alternativ dazu kann der elektrisch leitfähige Rahmen ein schichtartiges Aussehen haben, wobei die Löcher beispielsweise entlang Reihen und Spalten d.h. in einem matrixähnlichen Muster, angeordnet sein können. Im Falle einer zweidimensionalen Anordnung ist beispielsweise auch eine kreisförmige Anordnung der Löcher möglich.
In einer Ausführungsform umfasst die Verkapselung das Verkapseln zumindest eines Teils des elektrisch leitfähigen Rahmens und das Füllen von Lücken, die zwischen den elektronischen Chips und dem elektrisch leitfähigen Rahmen gebildet werden, in den Chip-Aufnahmehohlräumen. Zum Beispiel kann das Verkapselungsmaterial alle Lücken zwischen dem Substrat, den elektronischen Chips und dem elektrisch leitfähigen Rahmen füllen.
In einer Ausführungsform werden die elektronischen Chips mit einem (insbesondere sehr dicken) Kontaktpad auf einer Oberfläche ausgebildet, die an dem Substrat befestigt werden soll, wobei der Kontaktpad mit einer Dicke ausgebildet werden kann, die einer Dicke des elektrisch leitfähigen Rahmens im Wesentlichen gleich ist. In einer solchen Ausführungsform können zusätzlich zu dem elektrisch leitfähigen Rahmen auch andere elektrisch leitfähige Abschnitte, die die gleiche Dicke haben können wie der elektrisch leitfähige Rahmen, an einer unteren Hauptoberfläche des elektronischen Chips bereitgestellt werden. In einer solchen Ausführungsform kann eine Oberseite des elektrisch leitfähigen Rahmens und des Kontaktpads bündig oder auf dem gleichen Höhenniveau liegen, wobei die elektronischen Chips dann vertikal über diese elektrisch leitfähigen Abschnitte hinaus stehen.
Immer noch in Bezug auf die vorherige Ausführungsform kann eine elektrisch leitfähige Schicht auf einer Hauptoberfläche eines Halbleiterwafers ausgebildet werden, und der Halbleiterwafer kann in die mehreren elektronischen Chips vereinzelt werden, wobei ein entsprechender Abschnitt der elektrisch leitfähigen Schicht den Kontaktpad des jeweiligen elektronischen Chips bildet. Somit kann die Bildung der dicken Kontaktpads im Waferlevel durchgeführt werden.
In einer Ausführungsform können die elektronischen Chips als Sensoren oder Stellglieder in mikroelektromechanischen Systemen (MEMS) verwendet werden, beispielsweise als Drucksensoren oder Beschleunigungssensoren. In einer anderen Ausführungsform können die elektronischen Chips als Halbleiterchips für Leistungsanwendungen verwendet werden, beispielsweise auf dem Gebiet der Kraftfahrzeugtechnik, und können beispielsweise mindestens einen integrierten Bipolartransistor mit isolierter Gate-Elektrode (IGBT) und/oder mindestens eine integrierte Diode aufweisen.
Als Substrat oder Wafer, das bzw. der die Basis der elektronischen Chips bildet, kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat verwendet werden. Alternativ dazu kann ein Siliziumoxid- oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleitermaterial zu implementieren. Zum Beispiel können beispielhafte Ausführungsformen in GaN- oder SiC-Technik implementiert werden.
Zur Verkapselung kann ein Kunststoffmaterial oder ein keramisches Material verwendet werden, falls gewünscht in Kombination mit Füllerpartikeln, Fasern oder Glasfasergewebe.
Ferner können beispielhafte Ausführungsformen Standard-Halbleiterverarbeitungstechniken nutzen, beispielsweise geeignete Ätztechniken (einschließlich isotroper und anisotroper Ätztechniken, insbesondere Plasmaätzen, Trockenätzen, Nassätzen), Musterungstechniken (die lithographische Masken beinhalten können), Abscheidungstechniken (beispielsweise chemische Gasphasenabscheidung (CVD), Plasmagasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), Sputtern usw.), oder sie können Standard-PCB-Beschichtungsverfahren nutzen.
Die obigen und weitere Ziele, Merkmale und Vorteile werden aus der folgenden Beschreibung und den beigefügten Ansprüchen in Verbindung mit den begleitfähigen Zeichnungen deutlich werden, wobei gleiche Teile oder Elemente mit gleichen Bezugszahlen bezeichnet sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die begleitfähigen Zeichnungen, die beigefügt sind, um ein tieferes Verständnis von beispielhaften Ausführungsformen zu ermöglichen und die einen Teil der Beschreibung bilden, erläutern beispielhafte Ausführungsformen.
In den Zeichnungen:
1 bis 5 zeigen verschiedene Querschnittsdarstellungen von Anordnungen, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips zur Herstellung elektronischer Komponenten gemäß einer beispielhaften Ausführungsform erhalten werden.
6 stellt elektronische Komponenten dar, die gemäß einer beispielhaften Ausführungsform durch Anwenden eines Verfahrens von 1 bis 5 erzeugt werden.
7 zeigt eine Querschnittsdarstellung einer Anordnung, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips zur Herstellung elektronischer Komponenten gemäß einer anderen beispielhaften Ausführungsform erhalten wird.
8 zeigt eine Querschnittsdarstellung einer Anordnung, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips zur Herstellung elektronischer Komponenten gemäß einer noch anderen beispielhaften Ausführungsform erhalten wird.
9 zeigt eine Querschnittsdarstellung einer Anordnung, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips zur Herstellung elektronischer Komponenten gemäß einer noch weiteren beispielhaften Ausführungsform erhalten wird.
AUSFÜHRLICHE BESCHREIBUNG
Die Darstellung in der Zeichnung ist schematisch und nicht maßstabsgetreu.
Bevor Ausführungsformen unter Bezugnahme auf die Figuren ausführlicher beschrieben werden, wird ein Überblick über einige allgemeine Überlegungen gegeben, auf deren Grundlage die Ausführungsformen entwickelt wurden.
Herkömmlicherweise werden elektronische Chips an ihrer Oberseite mit einem Kupfersubstrat, einem sogenannten Leadframe, durch Löten oder mittels Klemmen elektrisch verbunden. Als Folge der verschiedenen Werte des Wärmeausdehnungskoeffizienten von Silicium und Kupfer und infolge hoher Temperaturen während des Lötens wird eine hohe mechanische Spannung an der Grenzfläche zwischen elektronischen Chips und Leadframe erzeugt. Die hohe mechanische Spannung führt zu einer ausgeprägten Biegung des Systems, das aus elektronischem Chip und Leadframe besteht. Ferner kann es zu Rissen im Silicium oder im Lot kommen. Im Falle von unerwünschten Dickenabweichungen zwischen Leadframe und Silicium überträgt sich die mechanische Spannung auf den geschädigten Chiprand, was zu einem Bruch nach dem Abkühlen ausgehend von der Löttemperatur führen kann.
Um diese Probleme in den Griff zu bekommen, ist die Verwendung einen Chipanschluss aus Lot, Klebstoffmaterial, Nanopaste usw. zu verwenden, damit der elektronische Chip mechanisch stabil und vielen Fällen auch auf elektrisch leitfähige Weise mit dem Chipträger verbunden werden kann. Dies ist jedoch mühsam und nicht ausreichend zuverlässig.
Um diesen und andere Probleme zu überwinden, schlagen beispielhafte Ausführungsformen vor, die starre Lotverbindung zwischen elektronischem Chip und Chipträger wegzulassen, so dass die Nachteile, die aus dem Chipanschluss entstehen, insbesondere hohe Verbindungstemperaturen von 150 °C oder mehr, vermieden werden können.
Die Essenz einer beispielhaften Ausführungsform basiert auf dem Konzept der Befestigung eines elektronischen Chips ohne eigentlichen Chipanschluss, d.h. durch am Anfang stehendes Anschließen elektronischer Chips als aktive Schaltungsträger ebenso wie eines elektrisch leitfähigen Rahmens (beispielsweise eines Kontaktrahmens für die Umverteilung) auf einem temporären Substrat (beispielsweise einer temporären Klebefolie oder einer dielektrischen Verkapselungsschicht), und erst danach Ausbilden der elektrischen Kontakte mit der Peripherie.
Solche beispielhaften Ausführungsformen haben den Vorteil, dass ein Chipanschlussverfahren, das alle oben genannten Nachteile mit sich bringt, verzichtbar ist. Insbesondere treten während der Befestigung keine erhöhten Verarbeitungstemperaturen auf. Außerdem kommt es zu keinen thermomechanischen Spannungen zwischen elektronischem Chip und Chipträger. Ein Verfahren gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung beinhaltet nur eine geringe Anzahl von einfachen Abläufen. Eine parallele Befestigung mehrerer Chips in einem Chargenverfahren ist möglich. Darüber hinaus ist die Zuverlässigkeit der hergestellten elektronischen Komponenten wegen der geringen Spannung, die während des Befestigungsvorgangs auf die elektronischen Komponenten wirkt erhöht. Ferner machen es beispielhafte Ausführungsformen möglich, elektronische Chips zu verarbeiten, die im Vergleich zu einem herkömmlichen Verfahren dicker sind. Ein Grund dafür ist, dass die Länge der Durchkontaktierungen, die die elektronischen Chips verbinden, und der Durchkontaktierungen, die Abschnitte des elektrisch leitfähigen Rahmens verbinden, sehr ähnlich oder sogar identisch sein können. Anders ausgedrückt kann die Dicke der Metallfolie des elektrisch leitfähigen Rahmens als variabler Designparameter für eine entsprechende Kompensation verwendet werden. Dies ist besonders wichtig für logische Dies, die üblicherweise deutlich dicker sind und beispielsweise eine Dicke von 60 µm oder mehr aufweisen, anders als andere Die-Typen.
Darüber hinaus haben beispielhafte Ausführungsformen den Vorteil, dass die Wärmeableitungseigenschaften deutlich verbessert werden können (insbesondere zur Oberseite des Gehäuses oder der elektronischen Komponente). Ein Grund dafür ist, dass das elektrisch leitfähige Material des elektrisch leitfähigen Rahmens gleichzeitig mit einer hohen Wärmeleitfähigkeit gestaltet werden kann, so dass die Wärmeleitverbindung des Gehäuses selbst verbessert sein kann, insbesondere an der Vorderseite der eingehäusten elektronischen Chips.
1 bis 5 zeigen verschiedene Querschnittsdarstellungen von Anordnungen 150, 200, 300, 400, 500, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips 100 und zur Herstellung fertiger elektronischer Komponenten 600, die in 6 dargestellt sind, gemäß einer beispielhaften Ausführungsform erhalten werden.
Bevor das im folgenden beschriebene Befestigungsverfahren durchgeführt wird, können die elektronischen Chips 100 anhand einer herkömmlichen Halbleitertechnik im Waferlevel durchgeführt werden durch Verarbeiten eines gemeinsamen Halbleiterwafers, der später in die einzelnen elektronischen Chips 100 aufgeteilt wird. In jeden von den elektronischen Chips 100 können Elemente einer integrierten Schaltung (beispielsweise Feldeffekttransistoren) integriert sein.
Um die Anordnung 150 zu erhalten, die in 1 dargestellt ist, werden viele solcher elektronischer Chips 100 (zum Beispiel mindestens einhundert elektronische Chips 100), die in diesem Fall bereits Kontaktpads (zwei an einer oberen Hauptoberfläche und einen an einer unteren Hauptoberfläche) aufweisen, vorübergehend mit ihren unteren Hauptoberflächen an eine haftende obere Hauptoberfläche eines folienartigen elektrisch isolierenden, temporären Substrats befestigt. Genauer zeigt 1, dass jeder von den elektronischen Chips 100 einen Kontaktpad auf der Unterseite (zum Beispiel einen Drain-Kontakt, wenn die elektronischen Chips 100 Transistorchips sind) und zwei Kontaktpads auf der Oberseite aufweist (zum Beispiel einen Source-Kontakt und einen Gate-Kontakt, wenn die elektronischen Chips 100 Transistorchips sind). Jedoch können die elektronischen Chips 100 auch umgekehrt angeordnet werden, d.h. in einer Flip-Chip-Anordnung, und/oder sie können andere oder zusätzliche Kontaktpads aufweisen als die in der 1 dargestellten.
Genauer werden die unteren Hauptoberflächen der elektronischen Chips 100 jeweils an einem klebrigen oder haftenden Oberflächenabschnitt 104 des Substrats 102 befestigt. Wie schematisch in 1 dargestellt ist, kann die untere Hauptoberfläche des Substrats 102, die optional auch haftend sein kann, auf einer optionalen temporären Trägerstruktur 106 befestigt werden, beispielsweise einer massiven Platte (die beispielsweise aus Stahl, Nickel oder irgendeinem anderen Metall oder aus einem Kunststoffmaterial wie FR4 bestehen kann) befestigt werden, um eine mechanische Stabilisierung bereitzustellen. Das Substrat 102 weist eine klebrige Oberfläche auf und kann als doppelseitiges Klebeband gestaltet sein. In einem späteren Stadium kann das Substrat 102 von den elektronischen Chips 100 entfernt oder abgezogen werden.
Die elektronischen Chips 100 werden gemäß einem definierten Muster und einem definierten Abstand zueinander, der den Abmessungen der Löcher eines elektrisch leitfähigen Rahmens 200 entspricht, der auch als Kontaktrahmen bezeichnet werden kann und der mit Bezug auf 2 näher beschrieben wird, auf dem Substrat befestigt.
Um die in 2 dargestellte Anordnung 200 zu erhalten, wird der elektrisch leitfähige Rahmen 200 auf die in 1 dargestellt Anordnung 150 gelegt, wobei eine Temperatur und ein Druck angelegt werden können (wie schematisch mit Pfeilen 210 angegeben), um die Robustheit der Verbindung zwischen dem elektrisch leitfähigen Rahmen 204 und der Anordnung 150 zu fördern. Wie aus 2 ersichtlich ist, weist der elektrisch leitfähige Rahmen 204 in dieser Ausführungsform das Aussehen einer streifenartigen Anordnung auf, die aus einem metallischen Material besteht und die mehrere gleichmäßig beabstandete Öffnungen 202 aufweist. Der elektrisch leitfähige Rahmen 204 kann als metallische Kontaktfolie mit Öffnungen für die Vorrichtungen (ausgeführt als die elektronischen Chips 100) auf der dielektrischen Trägerfolie (ausgeführt als das elektrisch isolierende Substrat 102) gestaltet sein. Die Löcher 202 können durch Stanzen, Ätzen usw. ausgebildet werden. Jede von den durchgehenden Bohrungen oder Öffnungen 202 ist ausreichend groß, um einen entsprechenden von den elektronischen Chips 100 mit Spiel aufzunehmen oder unterzubringen, so dass kleine Lücken zwischen den elektronischen Chips 100 und den Wänden des elektrisch leitfähigen Rahmens 204 verbleiben. Der elektrisch leitfähige Rahmen 204 als metallischer Kontaktrahmen wird auch an dem Substrat 102 fixiert, das als Klebstoffträgerband ausgebildet ist.
2 zeigt die elektronischen Chips 100 und das Substrat 102 in einer Seitenansicht und zeigt den elektrisch leitfähigen Rahmen 204 in einer Ansicht von unten vor der Befestigung des letzteren am Substrat 102.
3 zeigt die Anordnung 300, in der die elektronischen Chips 100 und das Substrat 102 in einer Seitenansicht sichtbar sind, und zeigt den elektrisch leitfähigen Rahmen 204 in einer Seitenansicht nach der Befestigung des letzteren am Substrat 102. Durch diese Befestigung werden Chip-Aufnahmehohlräume 302 ausgebildet und durch Seitenwände des elektrisch leitfähigen Rahmens 204 und durch einen entsprechenden Oberseitenabschnitt 104 (siehe 1) des Substrats 102 begrenzt. Die klebrige Oberseite des Substrats 102 befestigt außerdem den elektrisch leitfähigen Rahmen 204 vorläufig an der Oberseite des Substrats 102.
Um sicherzustellen, dass die Positionen der elektronischen Chips 100 auf dem Substrat 102 und der Löcher 202 in dem elektrisch leitfähigen Rahmen 204 ordnungsgemäß aufeinanderpassen, können Ausrichtungseinrichtungen, wie Ausrichtungsmarkierungen am Substrat 102 und/oder am elektrisch leitfähigen Rahmen 204 angeordnet werden, um das Befestigungsverfahren noch genauer zu machen. Jedoch ist die benötigte Genauigkeit der Anordnung der elektronischen Chips 100 auf dem Substrat 102 nicht zu streng, da es ausreicht, dass die elektronischen Chips 100 mit einem gewissen Spiel innerhalb der Chip-Aufnahmehohlräume 302 angeordnet werden.
Es sei darauf hingewiesen, dass die Verfahren gemäß 1 einerseits und 2/3 andererseits in anderen Ausführungsformen in umgekehrter Reihenfolge ausgeführt werden können. Somit ist es auch möglich, dass die elektronischen Chips 100 zuerst in die Löcher 202 des elektrisch leitfähigen Rahmens 204 gelegt werden, bevor sowohl die elektronischen Chips 100 als auch der elektrisch leitfähige Rahmen 204 insgesamt an der klebrigen Oberfläche des Substrats 102 befestigt werden.
Um die in 4 dargestellte Anordnung 400 zu erhalten, wird ein Verkapselungsmittel 402 über der Anordnung 300 ausgebildet, um die elektronischen Chips 100 und den elektrisch leitfähigen Rahmen 204 vollständig einzubetten, während das Substrat 102 als Trägerbasis dient. Die Verkapselung 402 kann durch Gießen von flüssigem Material, das anschließend gehärtet wird, in alle Lücken zwischen den genannten Komponenten der Anordnung 400 ausgebildet werden. Alternativ dazu kann die Verkapselung 402 durch Laminieren ausgebildet werden. Generell ist es möglich, das Verkapselungsmittel 402 durch Drucken, Abgeben, Abscheiden usw. auszubilden. Das Verkapselungsmittel 402 kann aus Kunststoff, Epoxid- oder polymerem Material, mit oder ohne Partikel gebildet werden. Das Verkapselungsmaterial kann als Flüssigkeit oder als Feststoff, beispielsweise als Folie, an der Anordnung 300 befestigt werden. Das Verkapselungsmaterial sollte an den verbliebenen Komponenten der Anordnung 400 gut haften und sollte aus einem mechanisch robusten Material bestehen, um die darin eingebetteten Bestandteile mechanisch zu schützen. Darüber hinaus sollte es aus einem elektrisch isolierenden Material bestehen, das verschiedene elektrisch leitfähige Strukturen, die nachstehend ausführlicher beschrieben werden, umgibt und voneinander trennt. Es ist ferner von Vorteil, wenn das Verkapselungsmittel 402 aus einem wärmeleitfähigen Material besteht, um Wärme, die von den elektronischen Chips 100 während des Betriebs der entsprechenden elektronischen Komponenten 600 erzeugt wird, effizient ableiten zu können.
Um die in 5 dargestellte Anordnung 500 zu erhalten, werden Zugangslöcher in der Verkapselung 302 bis zu einer Tiefe ausgebildet, in der die elektronischen Chips 100 ebenso wie der elektrisch leitfähige Rahmen 204 kontaktiert werden können. Die Bildung der Zugangslöcher kann durch Laserbohren, beispielsweise mit einem CO₂-Laser, oder durch Photolithographie und Ätzen durchgeführt werden. Anschließend können die gebildeten Zugangslöcher mit einem elektrisch leitfähigen Material, beispielsweise Kupfer, Silber, Aluminium oder irgendeinem anderen Metall, das beispielsweise durch Abscheidungsverfahren aufgebracht werden kann, gefüllt werden.
Vorzugsweise kann das Füllen der Zugangslöcher unter Verwendung eines galvanischen Verfahrens durchgeführt werden. Zum Beispiel ist es möglich, zuerst eine metallische Keimschicht auszubilden, beispielsweise durch Sputtern, chemische Gasabscheidung, Plasmagasphasenabscheidung oder chemische Cu-Abscheidung oder ein direktes Metallisierungsverfahren. Dann kann die ausgebildete Keimschicht verdickt werden, beispielsweise durch Elektroplattierung.
Infolgedessen werden obere elektrische Kontakte 502 zum externen Verbinden der elektronischen Chips 100 ausgebildet.
Die Anordnung 500 zeigt daher umverteilte und verkapselte Halbleitervorrichtungen als die elektronischen Chips 100 auf dem Substrat 102, das als dielektrische Trägerfolie gestaltet ist. Es ist von großem Vorteil, dass die Tiefen der gefüllten Zugangslöcher, die die elektronischen Chips 100 kontaktieren und den elektrisch leitfähigen Rahmen 204 kontaktieren, gleich sind. Dies ist das Ergebnis der Auswahl des elektrisch leitfähigen Rahmens 204 mit einer geeigneten Dicke. Durch diese Maßnahme können erhebliche technische Probleme, die sich stellen, wenn verschiedene Durchkontaktierungen mit verschiedenen Mengen an Material gefüllt werden müssen, überwunden werden.
Um die in 6 dargestellten elektronischen Komponenten 600 zu erhalten, wird das Substrat 102 durch Abziehen vom Rest der Anordnung 500 getrennt. Durch einfaches Entfernen des Substrats 102 werden die unteren, elektrisch leitfähigen Kontaktpad der elektronischen Chips 100 freigelegt, so dass sie direkt als elektrische Kontakte der gehäusten elektronischen Komponenten 600 verwendet werden können. Zusätzliche elektrische Kontakte können auch an der Bodenfläche ausgebildet werden.
Dann wird die Anordnung 500 in die mehreren elektronischen Komponenten 600 geteilt, von denen jede eine bereits eingehäuste elektronische Chipanordnung ist. Das Vereinzelungsverfahren kann unter Verwendung von Laserbearbeitung, Sägen und/oder mechanischer Trennung durchgeführt werden.
Für elektronische Leistungsanwendungen, die mindestens einen Leistungs-Halbleiterchip als elektronischen Chip 100 beinhalten, ist es wichtig, dass beide Hauptoberflächen der elektronischen Chips 100 mit elektrischen Kontakten versehen sind. Daher eignet sich das beschriebene Verfahren besonders gut für Hochleistungsanwendungen.
Ein Vergleich von 6 mit 5 zeigt, dass das Vereinzelungsverfahren auch das Material des elektrisch leitfähigen Rahmens 204 entfernt. Dies kann vorteilhafterweise durch Ätzen geschehen.
7 zeigt eine Querschnittsdarstellung einer Anordnung 700, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips 100 zur Herstellung elektronischer Komponenten 600 gemäß einer anderen beispielhaften Ausführungsform erhalten wird.
Gemäß dieser alternativen Ausführungsform beginnt die Verarbeitung wie oben mit Bezug auf 1 und 5 beschrieben. Jedoch wird das Substrat 102 in dieser Ausführungsform nicht entfernt, sondern wird einem Zugangsloch-Ausbildungsverfahren unterzogen, wodurch Zugangslöcher, die durch das Substrat 102 hindurchgehen, ausgebildet werden, die an unteren Oberflächen der elektronischen Chips 100 und des elektrisch leitfähigen Rahmens 204 enden. In der in 7 dargestellten Ausführungsform bleibt die Folie, die das Trägersubstrat 102 bildet und die beispielsweise auch aus einem photolithographisch musterbaren Polymermaterial bestehen kann, als dielektrische Rückseitenschicht in dem Gehäuse zurück, nachdem Kontaktlöcher ausgebildet worden sind und nachdem die Kontaktlöcher mit elektrisch leitfähigem Material gefüllt worden sind, insbesondere anhand eines galvanischen Verfahrens. Infolgedessen werden untere elektrische Kontakte 702 zum externen Verbinden der elektronischen Chips 100 und des elektrisch leitfähigen Rahmens 204 ausgebildet.
Obwohl dies in den Figuren nicht dargestellt ist, kann die in 7 dargestellte Anordnung 700 dann in einzelne elektronische Komponenten 600 geteilt werden, die jeweils einen Abschnitt des Substrats 102 in dem fertigen Produkt zurückbehalten haben.
8 zeigt eine Querschnittsdarstellung einer Anordnung 800, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips 100 zur Herstellung elektronischer Komponenten 600 gemäß einer noch anderen beispielhaften Ausführungsform erhalten wird. Die Ausführungsform von 8 unterscheidet sich von der Ausführungsform von 7 darin, dass der elektrisch leitfähige Rahmen 204 auf solche Weise gestaltet ist (insbesondere dementsprechend gemustert ist), dass kein elektrisch leitfähiges Material von ihm entlang der Vereinzelungslinien, beispielsweise der Trennlinien, vorhanden ist. Dies hat den Vorteil, dass auf das Durchsägen oder Durchätzen von metallischem Material, das schwieriger ist als das Durchätzen von Material des Verkapselungsmittels 302 und des Substrats 102, verzichtet werden kann.
Wie aus 1 bis 8 ersichtlich ist, ist in jeder dieser Ausführungsformen eine Oberseite der elektronischen Chips 100 mit einer Oberseite des elektrisch leitfähigen Rahmens 204 bündig, daran ausgerichtet oder auf dem gleichen Höhenlevel. Dies hat den technischen Vorteil, dass die Ausbildung von Durchkontaktierungen deutlich vereinfacht ist, da sich die Durchkontaktierungen alle bis auf die gleiche Tiefe in die entsprechenden Anordnungen hinein erstrecken.
9 zeigt eine Querschnittsdarstellung einer Anordnung 900, die während der Durchführung eines Verfahrens zum Verarbeiten elektronischer Chips 100 zur Herstellung elektronischer Komponenten 600 gemäß einer noch weiteren beispielhaften Ausführungsform erhalten wird.
Gemäß der Ausführungsform von 9 umfasst das Verfahren das Ausbilden der elektronischen Chips 100 mit einem Kontaktpad 902 auf einer Oberfläche, die an dem Substrat 102 befestigt werden soll, wobei der Kontaktpad 902 mit einer Dicke ausgebildet wird, die einer Dicke des elektrisch leitfähigen Rahmens 204 im Wesentlichen gleich ist.
Zum Ausbilden der Kontaktpads 902 in einem Chargenverfahren umfasst das Verfahren ferner das Ausbilden einer elektrisch leitfähigen Schicht auf einer Hauptoberfläche eines Halbleiterwafers (nicht dargestellt) und das Vereinzeln des Halbleiterwafers mit seiner elektrisch leitfähigen Schicht in die mehreren elektronischen Chips 100, wobei ein entsprechender Abschnitt der elektrisch leitfähigen Schicht den Kontaktpad 902 des jeweiligen elektronischen Chips 100 bildet.
Im Gegensatz zu den Ausführungsformen von 1 bis 8 ragt die Oberseite der elektronischen Chips 100 über eine Oberseite des elektrisch leitfähigen Rahmens 204 vor. Jedoch ist in dieser Ausführungsform eine Oberseite der Kontaktpads 902 mit einer Oberseite des elektrisch leitfähigen Rahmens 204 bündig, daran ausgerichtet oder auf dem gleichen Höhenniveau. Somit ist auch in dieser Ausführungsform nur eine Tiefe der Durchkontaktierungen nötig, d.h. solche, die den elektrisch leitfähigen Rahmen 204 kontaktieren, wobei die elektrische Kontaktierung mit einer Oberseite der elektronischen Chips 100 an einer Oberseite der Verkapselung 402 durchgeführt wird, d.h. ohne dass Durchkontaktierungen gebildet und gefüllt werden müssten. Daher zeigt die Ausführungsform von 9 umverteilte und verkapselte Halbleitervorrichtungen mit einer Waferrückseitenplatte auf einer strukturierten Kontaktfolie.
Man beachte, dass der Begriff „umfassen“ andere Elemente oder Merkmale nicht ausschließt, und dass „ein“ oder „eine“ eine Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die im Zusammenhang mit verschiedenen Ausführungsformen beschrieben worden sind. Es sei auch darauf hingewiesen, dass Bezugszeichen nicht als Beschränkungen des Bereichs der Ansprüche aufzufassen sind. Darüber hinaus soll der Bereich der vorliegenden Anmeldung nicht auf die speziellen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Materialzusammensetzung, der Einrichtungen, der Verfahren und Schritte beschränkt sein, die in der Beschreibung beschrieben sind. Somit sollen die beigefügten Ansprüche in ihrem Bereich solche Prozesse, Maschinen, Herstellungen, Materialzusammensetzungen, Einrichtungen, Verfahren oder Schritte einschließen.

Claims

Verfahren, wobei das Verfahren umfasst: • Anordnen mehrerer elektronischer Chips in mehreren Chip-Aufnahmehohlräumen, die jeweils von einem entsprechenden Oberflächenabschnitt eines Substrats und einer Wand definiert werden, die von einem entsprechenden von mehreren Löchern in einem elektrisch leitfähigen Rahmen begrenzt wird, der auf dem Substrat angeordnet ist; • zumindest teilweises Verkapseln der elektronischen Chips in den Chip-Aufnahmehohlräumen durch ein Verkapselungsmittel; • Ausbilden elektrisch leitfähiger Kontakte zum elektrischen Kontaktieren der zumindest zum Teil verkapselten elektronischen Chips.
Verfahren nach Anspruch 1, wobei das Verfahren das Anordnen jedes von den mehreren elektronischen Chips auf dem entsprechenden Oberflächenabschnitt des Substrats umfasst, bevor der elektrisch leitfähige Rahmen auf einen weiteren Oberflächenabschnitt des Substrats gelegt wird, um dadurch die elektronischen Chips in den Löchern des elektrisch leitfähigen Rahmens unterzubringen.
Verfahren nach Anspruch 1, wobei das Verfahren das Unterbringen der elektronischen Chips in den Löchern des elektrisch leitfähigen Rahmens umfasst, bevor das Substrat auf den elektrisch leitfähigen Rahmen und die elektronischen Chips gelegt wird.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Verfahren das Ausbilden der elektrisch leitfähigen Kontakte zum Kontaktieren jedes der elektronischen Chips mit einem entsprechenden Abschnitt des elektrisch leitfähigen Rahmens umfasst.
Verfahren nacheinem der Ansprüche 1 bis 4, wobei das Verfahren das Ausbilden der elektrisch leitfähigen Kontakte auf jeder von zwei einander entgegengesetzten Hauptoberflächen der elektronischen Chips umfasst.
Verfahren einem der Ansprüche 1 bis 5, wobei das Verfahren das Ausbilden von Zugangslöchern in dem Verkapselungsmittel und das Füllen der Zugangslöcher mit elektrisch leitfähigem Material umfasst, um dadurch zumindest einen Teil der elektrisch leitfähigen Kontakte zum elektrischen Kontaktieren der elektronischen Chips auszubilden.
Verfahren nach Anspruch 6, wobei die Zugangslöcher, die in dem Verkapselungsmittel ausgebildet werden, mit elektrisch leitfähigem Material gefüllt werden, um dadurch jeden von den elektronischen Chips elektrisch mit einem entsprechenden Abschnitt des elektrisch leitfähigen Rahmens zu kontaktieren.
Verfahren nach einem der Ansprüche 1 bis 7, wobei das Verfahren das Ausbilden zumindest eines Teils der elektrisch leitfähigen Kontakte durch Ausbilden von Zugangslöchern in dem Substrat, um Oberflächenabschnitte der elektronischen Chips freizulegen, und das Füllen der Zugangslöcher im Substrat mit elektrisch leitfähigem Material umfasst.
Verfahren nach einem der Ansprüche 1 bis 8, wobei das Verfahren das Bereitstellen der mehreren elektronischen Chips mit einer Dicke umfasst, die der Dicke des elektrisch leitfähigen Rahmens gleich ist.
Verfahren nach einem der Ansprüche 1 bis 9, wobei das Verfahren das Gestalten mindestens eines Teils der elektronischen Chips als Halbleiterleistungschips umfasst.
Verfahren nach einem der Ansprüche 1 bis 10, wobei das Verfahren das Gestalten des elektrisch leitfähigen Rahmens zur Ausbildung von zumindest einem Teil einer elektrischen Verbindung zwischen mindestens zweien von den elektronischen Chips umfasst.
Verfahren nach einem der Ansprüche 1 bis 11, wobei das Verfahren das Entfernen des Substrats von den elektronischen Chips und dem elektrisch leitfähigen Rahmen nach der Verkapselung umfasst.
Verfahren nach einem der Ansprüche 1 bis 12, wobei das Verfahren das Vereinzeln einer Anordnung, die zumindest durch den elektrisch leitfähigen Rahmen, das Verkapselungsmittel und die elektronischen Chips gebildet wird, zu einer Mehrzahl von Sektionen umfasst, die jeweils mindestens einen von den elektronischen Chips, mindestens einen Abschnitt des elektrisch leitfähigen Rahmens und mindestens einen Abschnitt des Verkapselungsmittels umfassen.
Verfahren nach einem der Ansprüche 1 bis 13, wobei das Substrat ein elektrisch isolierendes Material umfasst oder daraus besteht.
Verfahren nach einem der Ansprüche 1 bis 14, wobei das Substrat mindestens eine haftende Hauptoberfläche, insbesondere zwei einander entgegengesetzte haftende Hauptoberflächen, umfasst, so dass zumindest die elektronischen Chips an dem Substrat festgeklebt werden können.
Verfahren nach einem der Ansprüche 1 bis 15, wobei das Verfahren das Verbinden des Substrats mit den elektronischen Chips durch eine lötfreie Verbindung umfasst.
Verfahren nach einem der Ansprüche 1 bis 16, wobei der elektrisch leitfähige Rahmen ein elektrisch leitfähiges Flächengebilde mit einer eindimensionalen Anordnung oder einer zweidimensionalen Anordnung von Löchern umfasst.
Verfahren nach einem der Ansprüche 1 bis 17, wobei das Verfahren das Ausbilden der elektronischen Chips mit einem Kontaktpad auf einer Oberfläche, die an dem Substrat befestigt werden soll, umfasst, wobei der Kontaktpad mit einer Dicke ausgebildet wird, die einer Dicke des elektrisch leitfähigen Rahmens im Wesentlichen gleich ist.
Verfahren nach einem der Ansprüche 1 bis 18, wobei das Verfahren das Ausbilden des Verkapselungsmittels durch mindestens eines aus der Gruppe umfasst, die aus Gießen, Laminieren und Auftragen eines Materials auf Polymerbasis besteht.
Verfahren zum Ausbilden elektronischer Komponenten, wobei das Verfahren umfasst: • Anordnen mehrerer Halbleiterleistungschips in mehreren Chip-Aufnahmehohlräumen, die jeweils von einem entsprechenden Oberflächenabschnitt eines Substrats und einer Wand definiert werden, die von einem entsprechenden von mehreren Durchgangslöchern in einem elektrisch leitfähigen Rahmen begrenzt wird, der auf dem Substrat angeordnet ist; • zumindest teilweises Verkapseln der Halbleiterleistungschips in den Chip-Aufnahmehohlräumen und des elektrisch leitfähigen Rahmens durch ein Verkapselungsmittel; • Ausbilden erster elektrisch leitfähiger Durchkontaktierungen in dem Verkapselungsmittel, um eine entsprechende Hauptoberfläche der Halbleiterleistungschips elektrisch zu kontaktieren; • Ausbilden zweier elektrisch leitfähiger Durchkontaktierungen in dem Verkapselungsmittel, um entsprechende Abschnitte des elektrisch leitfähigen Rahmens elektrisch zu kontaktieren; • wobei mindestens einer von den Halbleiterleistungschips, zumindest ein Teil des elektrisch leitfähigen Rahmens, zumindest ein Teil des Verkapselungsmittels, mindestens eine von den ersten elektrisch leitfähigen Durchkontaktierungen und mindestens eine von den zweiten elektrisch leitfähigen Durchkontaktierungen zumindest einen Teil einer jeweiligen einen von den elektronischen Komponenten bilden.
Verfahren nach Anspruch 20, wobei die ersten elektrisch leitfähigen Durchkontaktierungen und die zweiten elektrisch leitfähigen Durchkontaktierungen so ausgebildet werden, dass sie sich im Wesentlichen bis zur gleichen Tiefe in dem Verkapselungsmittel erstrecken.
Verfahren nach Anspruch 20 oder 21, wobei zumindest ein Teil der Halbleiterleistungschips mit dem elektrisch leitfähigen Rahmen in elektrischem Kontakt steht.
Verfahren nach einem der Ansprüche 20 bis 22, wobei das Verfahren das Anordnen jedes von den mehreren Halbleiterleistungschips auf dem entsprechenden Oberflächenabschnitt des Substrats umfasst, bevor der elektrisch leitfähige Rahmen auf einen weiteren Oberflächenabschnitt des Substrats gelegt wird, um dadurch die Halbleiterleistungschips in den Löchern des elektrisch leitfähigen Rahmens unterzubringen.
Verfahren nach einem der Ansprüche 20 bis 23, wobei das Verfahren das Ausbilden elektrisch leitfähiger Rückseitenkontakte durch das Substrat hindurch umfasst, um eine andere Hauptoberfläche der Halbleiterleistungschips zu kontaktieren, wobei die andere Hauptoberfläche der Hauptoberfläche der Halbleiterleistungschips gegenüberliegt, die durch die ersten elektrisch leitfähigen Durchkontaktierungen kontaktiert wird.
Verfahren nach einem der Ansprüche 20 bis 24, wobei das Verfahren das Entfernen des Substrats von den Halbleiterleistungschips und dem elektrisch leitfähigen Rahmen nach dem Verkapseln umfasst.
Anordnung, aufweisend: • ein Substrat; • einen elektrisch leitfähigen Rahmen; • mehrere elektronische Chips; • ein Verkapselungsmittel; • elektrisch leitfähige Kontakte; • wobei die mehreren elektronischen Chips in mehreren Chip-Aufnahmehohlräumen angeordnet sind, die jeweils von einem entsprechenden Oberflächenabschnitt des Substrats und einer Wand definiert werden, die von einem entsprechenden von mehreren Löchern in dem elektrisch leitfähigen Rahmen, der auf dem Substrat angeordnet ist, begrenzt wird; • wobei die elektronischen Chips in den Chip-Aufnahmehohlräumen zumindest zum Teil von dem Verkapselungsmittel verkapselt sind; • wobei die elektrisch leitfähigen Kontakte ausgebildet sind, um die zumindest zum Teil verkapselten elektronischen Chips elektrisch zu kontaktieren.
Elektrische Komponente, umfassend: • mindestens einen elektronischen Chip; • eine elektrisch leitfähige Rahmenstruktur mit mindestens einer Öffnung, in der der mindestens eine elektronische Chip angeordnet ist; • ein Verkapselungsmittel, das zumindest einen Teil des mindestens einen elektronischen Chips und zumindest einen Teil der elektrisch leitfähigen Rahmenstruktur verkapselt; • elektrisch leitfähige Kontakte, die sich durch das Verkapselungsmittel erstrecken, um eine Hauptoberfläche des mindestens einen elektronischen Chips und die elektrisch leitfähige Rahmenstruktur zu kontaktieren.
Komponente nach Anspruch 27, wobei der mindestens eine elektronische Chip auf lötfreie Weise in der elektronischen Komponente befestigt ist.
Komponente nach Anspruch 27 oder 28, eine elektrisch isolierende Substratsektion umfassend, auf der der mindestens eine elektronische Chip und die elektrisch leitfähige Rahmenstruktur befestigt sind und durch die hindurch eine andere Hauptoberfläche des mindestens einen elektronischen Chips durch mindestens einen weiteren elektrisch leitfähigen Kontakt, der sich durch die Substratsektion erstreckt, elektrisch kontaktiert wird.