DE102008008920A1 - Verpacken integrierter Schaltkreise - Google Patents

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Abstract

Ein integrierter Schaltkreis beinhaltet ein Substrat, welches eine aktive Fläche beinhaltet, und ein gasphasenabgeschiedenes Verpackungsmaterial, welches die aktive Fläche verkapselt.

Description

  • Hintergrund
  • Integrierte Schaltkreise oder Halbleiterchips werden gewöhnlich in einem schützenden und isolierenden Verpackungsmaterial eingekapselt. Das Verpackungsmaterial sollte eine gute Ausgewogenheit zwischen physikalischen und chemischen Eigenschaften und Kosten aufweisen. Für typische Halbleiterchips wird das Gebinde durch einen Vergussprozess hergestellt, welcher hydraulische Maschinen einbezieht. Die hydraulischen Maschinen sind nicht mit Frontend-Clustertools zur Gasphasenabscheidung kompatibel. Der Herstellungsprozess des Gebindes ist nicht in den Herstellungsprozess der anderen funktionellen Schichten des Halbleiterchips eingebunden. Daher profitiert der Vergussprozess nicht von der Kostenreduktion, welche von Frontendprozessen bereitgestellt wird.
  • Für Frontendprozesse sind die Kosten pro Halbleiterchip ungefähr proportional zur Oberfläche des Chips. Die lineare Näherung der Kosten ist jedoch nicht auf den Vergussprozess anwendbar. Zum Beispiel benötigen kleinere Chips im selben Gebinde eine größere Menge an Verkapselungsmaterial oder kleinere Chips pro Wafer benötigen mehr Gebinde und daher mehr Vergussmaterial und Fabrikationsressourcen. Die Kosten für das Vergussmaterial und den Vergussprozess sind gewöhnlich hoch, insbesondere für Leistungshalbleiter.
  • Zusätzlich kann für sehr kleine Halbleiterchips die Strömungsmechanik von Vergussmaterialien nicht mit den Isolations-, Feuchtigkeitswiderstandsfähigkeits- oder Temperaturwiderstandsfähigkeitsanforderungen der Halbleiterchips vereinbar sein. Tatsächlich können Leerräume innerhalb des Vergussmaterials entstehen und/oder es können sich Mängel in der Haftung zwischen den aktiven Schichten der Halbleiterchips und der Gebindeschicht der Halbleiterchips ergeben.
  • Des Weiteren ist der Durchsatz im Vergussprozess relativ niedrig. Der Fertigungsprozessablauf der Halbleiterchips wird für den Vergussprozess unterbrochen und ausgelagert fortgesetzt. Weil der Fertigungsprozessablauf unterbrochen wird und ausgelagert fortgesetzt wird, ist das Verunreinigungsrisiko für die Halbleiterchips hoch. Das Verunreinigungsrisiko steigt, wenn die Halbleiterchips kleiner werden.
  • Zusätzlich ergeben sich beim Vergussprozess thermomechanische Spannungen in den Halbleiterchips. Der Vergussprozess hat gewöhnlich eine Vergusstemperatur von etwa 175°C. Aufgrund der Vergusstemperatur gibt es eine erhebliche thermomechanische Spannung in den Halbleiterchips bei Raumtemperatur und die thermomechanische Spannung in den Halbleiterchips steigt, wenn die Temperatur der Halbleiterchips sinkt.
  • Aus diesen und anderen Gründen besteht ein Bedarf für die vorliegende Erfindung.
  • Zusammenfassung
  • Eine Ausführungsform stellt einen integrierten Schaltkreis bereit. Der integrierte Schaltkreis umfasst ein Substrat, welches eine aktive Fläche beinhaltet, und ein in Gasphase abgeschiedenes Verpackungsmaterial, welches die aktive Fläche einkapselt.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen sind beigefügt, um ein tieferes Verständnis für die vorliegende Erfindung bereitzustellen und werden in die Beschreibung mit aufgenommen und bilden einen Teil derselben. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dem Erklären der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden leicht wahrgenommen werden, weil sie besser im Bezug auf die folgende ausführliche Beschreibung verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise im Bezug aufeinander skaliert. Gleiche Bezugszeichen kennzeichnen entsprechende ähnliche Teile.
  • 1 veranschaulicht eine Querschnittsansicht einer Ausführungsform einer Halbleitervorrichtung.
  • 2 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleitervorrichtung.
  • 3 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleitervorrichtung.
  • 4 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleitervorrichtung.
  • 5A veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Halbleiterwafers.
  • 5B veranschaulicht eine Querschnittsansicht einer Ausführungsform von Halbleitervorrichtungen nach dem Zersägen des Halbleiterwafers.
  • 6 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Halbleiterwafers.
  • 7 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer vorderseitigen Metallschicht.
  • 8 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ätzen der vorderseitigen Metallschicht.
  • 9 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ätzen von Gräben in den Halbleiterwafer.
  • 10 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer Verpackungsmaterialschicht.
  • 11 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ausdünnen der Waferrückseite.
  • 12 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer rückseitigen Metallschicht.
  • 13 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nachdem Ausdünnen der Verpackungsmaterialschicht.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird Bezug auf die begleitenden Zeichnungen genommen, die einen Teil hiervon bilden und in denen in veranschaulichender Weise besondere Ausführungsformen gezeigt werden, in denen die Erfindung ausgeführt werden kann. Diesbezüglich werden Begrifflichkeiten der Richtung, wie „oben", „unten", „vorne", „hinten", „vorangehend", „nachfolgend" und so weiter, im Bezug auf die Ausrichtung der beschrieben werdenden Figur(en) verwendet. Da Komponenten der Ausführungsformen der vorliegenden Erfindung in einer Anzahl von verschiedenen Ausrichtungen platziert werden können, werden die Begrifflichkeiten der Richtung zu veranschaulichenden Zwecken verwendet und sind in keiner Weise einschränkend. Es sollte verstanden werden, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Die folgende ausführliche Beschreibung sollte daher nicht in einem einschränkenden Sinne aufgefasst werden und der Schutzbereich der vorliegenden Erfindung wird durch die angefügten Ansprüche festgelegt.
  • 1 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines integrierten Schaltkreises oder einer Halbleitervorrichtung 100. Halbleitervorrichtung 100 beinhaltet Verpackungsmaterial 102, vorderseitige Metallkontakte 104, aktive Fläche 106 und rückseitiges Metall 108. Vorderseitige Metallkontakte 104 kontaktieren die Vorderseite von aktiver Fläche 106. Rückseitiges Metall 108 kontaktiert die Rückseite von aktiver Fläche 106. Aktive Fläche 106 beinhaltet Transistoren, Dioden oder andere geeignete Vorrichtungen, welche in einem Siliziumsubstrat oder einem anderen geeigneten Substrat ausgebildet sind. Verpackungsmaterial 102 umgibt vorderseitige Metallkontakte 104 und rückseitiges Metall 108 seitlich und verkapselt aktive Fläche 106.
  • Halbleitervorrichtung 100 ist mit Verpackungsmaterial 102 durch Einsatz eines Gasphasenabscheidungsprozesses verkapselt, wie beispielsweise eines chemischen Dampfabscheidungsprozesses (CVD) anstelle eines Vergussprozesses. Der Gasphasenabscheidungsprozess ist vollständig mit Frontend-Prozessen vereinbar. Das Verpackungsmaterial kann auf mehrere Wafer gleichzeitig aufgebracht werden, was einen hohen Durchsatz und niedrigere Prozesskosten im Vergleich zu einem Vergussprozess bietet. Das Verpackungsmaterial kann in dünnen Schichten aufgebracht werden (beispielsweise weniger als 100 μm); daher sind die Materialkosten niedrig.
  • Verpackungsmaterial 102 bietet eine hohe Isolierfähigkeit und intrinsische Schichthaftung aufgrund des molekularen Gasphasenabscheidungsprozesses. Der gesamte Verkapselungsprozessablauf wird an Ort und Stelle durchgeführt. Da der gesamte Verkapselungsprozessablauf an Ort und Stelle durchgeführt wird, ist das Verunreinigungsrisiko im Vergleich zu einem Vergussverkapselungsprozess verringert. Zusätzlich kann der Gasphasenabscheidungsprozess bei Raumtemperatur durchgeführt werden. Daher gibt es keine thermomechanische Spannung auf die Halbleitervorrichtung bei Raumtemperatur, falls der Wärmeausdehnungskoeffizient (CTE) von Verpackungsmaterial 102 nicht an den CTE des Siliziums des Halbleiterchips angepasst ist.
  • In einer Ausführungsform ist Verpackungsmaterial 102 ein Plasmapolymer. In einer Ausführungsform ist das Plasmapolymer ein Parylene, wie beispielsweise Parylene C, Parylene N oder Parylene D. Parylene C bietet eine nützliche Kombination von chemischen und physikalischen Eigenschaften und dazu eine sehr geringe Durchlässigkeit für Feuchtigkeit, Chemikalien und andere korrosive Gase. Parylene C hat einen Schmelzpunkt von 290°C. Parylene N bietet hohe dielektrische Stärke und eine dielektrische Konstante, welche sich bei Frequenzänderungen nicht ändert. Parylene N hat einen Schmelzpunkt von 420°C. Parylene D behält seine physische Festigkeit und elektrischen Eigenschaften bei hohen Temperaturen bei. Parylene D hat einen Schmelzpunkt von 380°C.
  • In einer anderen Ausführungsform beinhaltet Verpackungsmaterialschicht 102 eine Schicht amorpher Anorganik oder keramischen Kohlenstoffs. Die Schicht amorpher Anorganik oder keramischen Kohlenstoffs hat eine extrem hohe dielektrische Durchschlagsfestigkeit und einen Wärmeausdehnungskoeffizienten (CTE) von etwa 2 bis 3 ppm/K, was sehr nah an dem CTE von Silizium von etwa 2,5 ppm/K liegt. Daher ist die thermomechanische Spannung zwischen dem Silizium und der Verpackungsmaterialschicht 102 niedrig.
  • Zusätzlich hat die Schicht amorpher Anorganik oder keramischen Kohlenstoffs eine Temperaturstabilität bis zu 450°C bis 500°C.
  • 2 veranschaulicht eine Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 110. Halbleitervorrichtung 110 beinhaltet Verpackungsmaterial 102, vorderseitige Metallkontakte 104 und aktive Fläche 106. Vorderseitige Metallkontakte 104 kontaktieren die Vorderseite von aktiver Fläche 106. Aktive Fläche 106 beinhaltet Transistoren, Dioden oder andere geeignete Vorrichtungen, welche in einem Siliziumsubstrat oder einem anderen geeigneten Substrat ausgebildet sind. Verpackungsmaterial 102 verkapselt vorderseitige Metallkontakte 104 und die Oberfläche und die Seiten von aktiver Fläche 106.
  • In dieser Ausführungsform ist eine dicke Schicht von Verpackungsmaterial 102 durch Verwendung von Gasphasenabscheidung über vorderseitigen Metallkontakten 104 und aktiver Fläche 106 abgeschieden. Die dicke Schicht von Verpackungsmaterial 102 stützt die dünne aktive Fläche 106 und vereinfacht die Handhabung von Halbleitervorrichtung 110. Die dicke Schicht von Verpackungsmaterial 102 verhindert Biegen und Brechen der dünnen aktiven Fläche 106.
  • 3 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleitervorrichtung 112. Halbleitervorrichtung 112 beinhaltet Halbleitervorrichtung 100, welche vorstehend beschrieben und im Bezug auf 1 beschrieben worden ist, Bonddrähte 116, Leadframe 120, Leads 118 und Vergussgebinde 114. Halbleitervorrichtung 100 ist auf Leadframe 120 derart aufgesetzt, dass das rückseitige Metall 108 Leadframe 120 kontaktiert. Jeder Bonddraht 116 koppelt einen vorderseitigen Metallkontakt 104 elektrisch mit einem Lead 118. Vergussgebinde 114 verkapselt Halbleitervorrichtung 100, Bonddrähte 116 und Leadframe 120. In dieser Ausführungsform dient Verpackungsmaterial 102 als Isolierung und/oder als Verdünnungsträger während der Verdünnung der Rückseite des Wafers während des Fertigungsprozesses.
  • 4 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleitervorrichtung 130. Halbleitervorrichtung 130 beinhaltet einen verdünnten vertikalen Leistungstransistor 132, einen Leadframe 134, welcher Bereiche 134a, 134b und 134c beinhaltet, Bonddraht 138, Metallclip 144 und Vergussgebinde 114. Leistungstransistor 132 beinhaltet eine Gate-Elektrode 140, eine Source-Elektrode 142, eine Drain-Elektrode 136 und eine aktive Fläche 106. Die Vorderseite des Leistungshalbleiters 132 beinhaltet die kleine Gate-Elektrode 140 und die große Source-Elektrode 142. Die Drain-Elektrode 136 von Leistungstransistor 132 befindet sich auf der Rückseite von Leistungstransistor 132. Die große Fläche von Source-Elektrode 142 und die große Fläche von Drain-Elektrode 136 erlauben den Fluß eines hohen Stroms von der Vorderseite zur Rückseite von Leistungstransistor 132. Verpackungsmaterial 102 umgibt Gate-Elektrode 140, Source-Elektrode 142 und Drain-Elektrode 136 seitlich und verkapselt aktive Fläche 106.
  • Leistungstransistor 132 ist auf Leadframebereich 134b gelötet. Gate-Elektrode 149 ist elektrisch mit Leadframebereich 134a über Bonddraht 138 gekoppelt. Source-Elektrode 142 ist elektrisch mit Leadframebereich 134c über Metallclip 144 gekoppelt. Metallclip 144 kann Ströme von 1 A bis hinauf zu 100 A aufgrund seiner größeren Querschnittsfläche im Vergleich zu einem Bonddraht tragen. Aufgrund des Ausdünnens von Leistungstransistor 132 ist der Durchlasswiderstand von Leistungstransistor 132, welcher der Widerstand zwischen Source-Elektrode 142 (d. h. Leadframebereich 134c) und Drain-Elektrode (d. h. Leadframebereich 134b) ist, minimiert. Verpackungsmaterial 102, welches mit Hilfe eines Gasphasenabscheidungsprozesses (beispielsweise CVD) aufgebracht ist, sorgt für eine Passivierung von aktiver Fläche 106 von Leistungstransistor 132. Verpackungsmaterial 102 stabilisiert auch den Wafer während des Verdünnungsprozesses und während der Rückseitenmetallisation. Sowohl die Passivierung von aktiver Fläche 106 als auch das Ausdünnen der Waferrückseite sind wichtig für einen vertikalen Leistungstransistor.
  • 5A veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiterwafers 150. Halbleiterwafer 150 beinhaltet Chips 151a–151c. Jeder Chip 151a–151c beinhaltet Verpackungsmaterial 102, Lötbälle 152, vorderseitige Metallkontakte 104, aktive Flächen 106 und rückseitiges Metall 108. Für jeden Chip 151a–151c kontaktieren vorderseitige Metallkontakte 104 die Vorderseite von aktiver Fläche 106. Rückseitiges Metall 108 kontaktiert die Rückseite von aktiver Fläche 106. Aktive Fläche 106 beinhaltet Transistoren, Dioden oder andere geeignete Vorrichtungen, welche in einem Siliziumsubstrat oder einem anderen geeigneten Substrat ausgebildet sind. Verpackungsmaterial 102 umgibt vorderseitige Metallkontakte 104 und rückseitiges Metall 108 seitlich und verkapselt aktive Fläche 106. Lötbälle 152 kontaktieren vorderseitige Metallkontakte 104.
  • Lötbälle 152 werden an vorderseitige Metallkontakte 104 auf Waferebene angebracht. Aufgrund der Anbringung der Lötbälle 152 auf Waferebene werden die Herstellungskosten minimiert. Wenn die Lötbälle 152 auf Waferebene angebracht werden, können die Halbleiterchips vollständig auf Waferebene hergestellt werden, was den Durchsatz erhöht. Zusätzlich werden Gebinde von Chipgröße (CSPs) erhalten, welche ein Minimum an Platz verbrauchen. Nach dem Trennen der Chips können die einzelnen Bauteile oder Chips direkt auf eine Schaltungsplatine mittels Flip-Chip-Bonding aufgesetzt werden.
  • 5B veranschaulicht eine Querschnittsansicht einer Ausführungsform von Halbleiterchips 151a–151c nach dem Zersägen des Halbleiterwafers 150. Halbleiterwafer 150 wird in einzelne Halbleiterchips 150a–150c zersägt. Durch das Verwenden von Verpackungsmaterial 102 werden sehr kleine Gebinde bereitgestellt. Das Verpackungsmaterial 102 und die rückseitige Metallisation 108 sorgen für Schutz gegen Feuchtigkeit und mechanische Spannung. Falls Verpackungsmaterial 102 derart ausgewählt ist, dass es einen gleichen CTE wie der Halbleiterchip hat, unterliegt der Halbleiterchip keiner thermischen Spannung. Zusätzlich sorgt die rückseitige Metallisierung auch für leistungsfähige Kühlung auf der Rückseite der Halbleiterchips. Des Weiteren beinhalten die Halbleiterchips 151a–151c eine kurze Leadlänge aufgrund des Flip-Chip-Aufbaus, welcher besonders vorteilhaft für Leistungs- oder Hochfrequenzanwendungen (RF) ist.
  • Die folgenden 6–13 veranschaulichen eine Ausführungsform eines Verfahrens zum Fertigen einer Halbleitervorrichtung, welches Waferebenenverkapselung beinhaltet, wie beispielsweise Halbleitervorrichtung 100, welche vorstehend beschrieben und im Bezug auf 1 veranschaulicht worden ist.
  • 6 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Halbleiterwafers. Der Halbleiterwafer beinhaltet zwei Chips 200a und 200b. Jeder Chip 200a und 200b beinhaltet eine aktive Fläche 106a. Jede aktive Fläche 106a beinhaltet Transistoren, Dioden oder andere geeignete Vorrichtungen, welche in einem Siliziumsubstrat oder einem anderen geeigneten Substrat ausgebildet sind.
  • 7 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer vorderseitigen Metallschicht 104a über aktiven Flächen 106a. Ein Metall, wie beispielsweise TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu oder ein anderes geeignetes Metall wird über aktive Flächen 106a abgeschieden, um die vorderseitige Metallschicht 104a bereitzustellen. Vorderseitige Metallschicht 104a wird mit Hilfe von CVD, atomarer Schichtabscheidung (ALD), metallorganischer chemischer Dampfabscheidung (MOCVD), Plasmadampfabscheidung (PVD), Strahldampfabscheidung (JVD) oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • 8 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ätzen der vorderseitigen Metallschicht 104a. Photolithographie oder ein anderer geeigneter lithographischer Prozess wird verwendet, um Öffnungen 201 für das Ätzen zu strukturieren. Vorderseitige Metallschicht 104a wird geätzt, um Öffnungen 201 bereitzustellen, welche Bereiche von aktiven Flächen 106a freilegen, und um vorderseitige Metallschicht 104b bereitzustellen.
  • 9 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ätzen von Gräben 202 in den Halbleiterwafer. Photolithographie oder ein anderer geeigneter lithographischer Prozess wird verwendet, um Gräben 202 zwischen Chips 200a und 200b zum Ätzen zu strukturieren. Vorderseitige Metallschicht 104b und aktive Flächen 106a werden geätzt, um Gräben 202 und vorderseitige Metallkontakte 104 bereitzustellen. Gräben 202 stellen Sägestrassen zum Trennen von Chips 200a und 200b in einem späteren Verarbeitungsschritt bereit.
  • 10 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer Verpackungsmaterialschicht 102a. Ein Verpackungsmaterial, wie beispielsweise ein Plasmapolymer, amorphe Anorganik oder keramischer Kohlenstoff oder ein anderes geeignetes Verpackungsmaterial wird über freigelegte Bereiche von vorderseitigen Metallkontakten 104 und aktiven Flächen 106a abgeschieden, um Verpackungsmaterialschicht 102a bereitzustellen. Verpackungsmaterialschicht 102a wird mit Hilfe von Gasphasenabscheidung, wie beispielsweise CVD, abgeschieden. In einer Ausführungsform wird Verpackungsmaterialschicht 102a bei Raumtemperatur abgeschieden.
  • In einer Ausführungsform werden die gasphasenabgeschiedenen Verpackungsmaterialien aus verdampften organischen Molekülen erzeugt. Die Eigenschaften der abgeschiedenen Verpackungsmaterialien werden durch die Sorte von organischen Präkursoren, die Prozessparameter und den Fluss von benötigtem Sauerstoff, Wasserstoff oder anderem geeignetem Gas während der Abscheidung bestimmt. Typische abgeschiedene Schichten können Parylene (z. B. Plasmapolymer mit Wasserstoffgehalt in dem Polymerrückgrat und somit von relativ geringem Elastizitätsmodul), amorphe Kohlenstoffschichten (mit einem CTE nahe dem von Silizium) oder diamantähnlicher Kohlenstoff (DLC) sein, falls die benutzten Gaspräkursoren einfache Wasserstoffmoleküle sind und der zugesetzte Sauerstofffluss hoch ist. Gemäß den spezifischen Verwendungen für das Verpackungsmaterial, die Beschichtung oder das Verkapselungsmaterial kann eine breite Vielfalt an Materialeigenschaften über die beschriebenen Gaspräkursoren eingestellt werden.
  • 11 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Verdünnen der Waferrückseite. Die Rückseiten von aktiven Flächen 106a werden durch Schleifen und Ätzen verdünnt, um verdünnte aktive Flächen 106 bereitzustellen. In anderen Ausführungsformen wird das Verdünnen der Waferrückseite weggelassen.
  • 12 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Abscheiden einer rückseitigen Metallschicht. Ein Metall, wie beispielsweise TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu oder ein anderes geeignetes Metall wird über aktive Flächen 106 abgeschieden. In einer Ausführungsform wird das Metall eingeebnet, um jeglichen Überstand zu entfernen und Verpackungsmaterial 102a freizulegen und rückseitiges Metall 108 bereitzustellen. Das Metall wird eingeebnet mit Hilfe von chemisch mechanischer Einebnung (CMP) oder einer anderen geeigneten Einebnungstechnik. In anderen Ausführungsformen wird die rückseitige Metallisation weggelassen, um eine Halbleitervorrichtung ähnlich der vorstehend beschriebenen und im Bezug auf 2 veranschaulichten Halbleitervorrichtung 110 bereitzustellen.
  • 13 veranschaulicht eine Querschnittsansicht einer Ausführungsform des Halbleiterwafers nach dem Ausdünnen der Verpackungsmaterialschicht 102a. Verpackungsmaterialschicht 102a wird mit Hilfe von CMP oder einer anderen geeigneten Einebnungstechnik verdünnt, um die vorderseitigen Metallkontakte 104 freizulegen und Verpackungsmaterialschicht 102 bereitzustellen. In anderen Ausführungsformen wird das Ausdünnen von Verpackungsmaterialschicht 102a weggelassen, wenn alle Kontakte durch die Rückseite hergestellt werden. In einer Ausführungsform werden dann Lötbälle an vorderseitige Metallkontakte 104 angebracht, um einen Halbleiterwafer ähnlich dem Halbleiterwafer 150 bereitzustellen, welcher vorstehend beschrieben und im Bezug auf 5A veranschaulicht worden ist.
  • Chips 200a und 200b werden dann durch Sägen durch das Verpackungsmaterial 102 getrennt, um Halbleitervorrichtungen ähnlich der Halbleitervorrichtung 100, welche vorstehend beschrieben und im Bezug auf 1 veranschaulicht worden ist, bereitzustellen. Falls gewünscht, können Chips 200a und 200b weiter mit Hilfe eines Vergussprozesses verpackt werden, um Halbleitervorrichtungen ähnlich der Halbleitervorrichtung 112, welche vorstehend beschrieben und im Bezug auf 3 veranschaulicht worden ist, oder ähnlich der Halbleitervorrichtung 130, welche vorstehend beschrieben und im Bezug auf 4 veranschaulicht worden ist, bereitzustellen.
  • Ausführungsformen der vorliegenden Erfindung stellen Halbleitervorrichtungen bereit, welche auf Waferebene verkapselt sind. Ein Verpackungsmaterial wird auf einem Halbleiterwafer mit Hilfe von Gasphasenabscheidung abgeschieden, um die aktiven Flächen des Wafers zu verkapseln. Zusätzlich stellen Ausführungsformen der vorliegenden Erfindung einen Träger auf Waferebene bereit, um für Stützung während dem Verdünnen des Wafers zu sorgen und um die Handhabung der verdünnten Wafer zu vereinfachen. Eine dicke Schicht von Verpackungsmaterial wird auf dem Halbleiterwafer mit Hilfe von Gasphasenabscheidung abgeschieden, um für Stützung für das Rückseitenschleifen und -ätzen und zur Handhabung des verdünnten Wafers nach dem Rückseitenschleifen und -ätzen zu sorgen.
  • Obwohl besondere Ausführungsformen hierin veranschaulicht und beschrieben worden sind, werden sich Fachmänner gewahr sein, dass eine Vielfalt von alternativen und/oder gleichartigen Ausgestaltungen in den besonderen veranschaulichten und beschriebenen Ausführungsformen ersetzt werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung ist dazu gedacht, jegliche Anpassungen oder Variationen der Ausführungsformen, welche hierin besprochen worden sind, abzudecken. Daher ist es beabsichtigt, dass die Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims (32)

  1. Ein integrierter Schaltkreis, umfassend: ein Substrat, welches eine aktive Fläche beinhaltet; und ein gasphasenabgeschiedenes Verpackungsmaterial, welches die aktive Fläche verkapselt.
  2. Der integrierte Schaltkreis von Anspruch 1, weiterhin umfassend: Kontakte, welche die aktive Fläche kontaktieren und sich durch das Verpackungsmaterial erstrecken.
  3. Der integrierte Schaltkreis von Anspruch 1, wobei das Substrat ein verdünntes Substrat umfasst.
  4. Der integrierte Schaltkreis von Anspruch 3, weiterhin umfassend: rückseitiges Metall, welches das Substrat kontaktiert.
  5. Der integrierte Schaltkreis von Anspruch 1, wobei das Verpackungsmaterial ein Plasmapolymer umfasst.
  6. Der integrierte Schaltkreis von Anspruch 1, wobei das Verpackungsmaterial eine amorphe Anorganik oder keramischen Kohlenstoff umfasst.
  7. Der integrierte Schaltkreis von Anspruch 1, wobei das Verpackungsmaterial eine Dicke von weniger als 100 μm hat.
  8. Ein Halbleiterwafer, umfassend: ein Substrat, welches eine Vielzahl von Chips beinhaltet, wobei jeder Chip eine aktive Fläche beinhaltet; und ein gasphasenabgeschiedenes Verpackungsmaterial, welches die aktive Fläche jedes Chips verkapselt und Sägegräben zwischen den Chips bereitstellt.
  9. Der Halbleiterwafer von Anspruch 8, wobei das Substrat ein verdünntes Substrat umfasst.
  10. Der Halbleiterwafer von Anspruch 9, weiterhin umfassend: rückseitiges Metall, welches das Substrat kontaktiert.
  11. Der Halbleiterwafer von Anspruch 8, wobei das Verpackungsmaterial eines aus der Gruppe eines Plasmapolymers und einer amorphen Anorganik oder keramischen Kohlenstoffs umfasst.
  12. Der Halbleiterwafer von Anspruch 8, wobei das Verpackungsmaterial einen Wärmeausdehnungskoeffizienten zwischen etwa 2 bis 3 ppm/K hat.
  13. Der Halbleiterwafer von Anspruch 8, wobei das Verpackungsmaterial eine Schmelztemperatur von über 370°C hat.
  14. Ein Verfahren zum Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Substrats, welches eine aktive Fläche hat; und Gasphasenabscheiden eines Verpackungsmaterials über dem Substrat, um die aktive Fläche zu verkapseln.
  15. Das Verfahren von Anspruch 14, weiterhin umfassend: Ausbilden von Kontakten, welche die aktive Fläche kontaktieren und sich durch das Verpackungsmaterial erstrecken.
  16. Das Verfahren von Anspruch 14, weiterhin umfassend: Verdünnen des Substrats.
  17. Das Verfahren von Anspruch 16, weiterhin umfassend: Abscheiden von rückseitigem Metall, welches das Substrat kontaktiert.
  18. Das Verfahren von Anspruch 14, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines Plasmapolymers umfasst.
  19. Das Verfahren von Anspruch 14, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden einer amorphen Anorganik oder eines keramischen Kohlenstoffes umfasst.
  20. Das Verfahren von Anspruch 14, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines Verpackungsmaterials umfasst, welches einen Wärmeausdehnungskoeffizienten zwischen etwa 2 bis 3 ppm/K hat.
  21. Das Verfahren von Anspruch 14, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden des Verpackungsmaterials bei Raumtemperatur umfasst.
  22. Ein Verfahren zur Herstellung eines Halbleiterwafers, wobei das Verfahren umfasst: Bereitstellen eines Substrats, welches eine Vielzahl von Chips beinhaltet, wobei jeder Chip eine aktive Fläche beinhaltet; Ätzen des Substrats, um Gräben zwischen den Chips bereitzustellen; und Gasphasenabscheiden eines Verpackungsmaterials über dem Substrat, um die aktive Fläche jedes Chips zu verkapseln und Sägegräben zwischen den Chips bereitzustellen.
  23. Das Verfahren von Anspruch 22, weiterhin umfassend: Ausbilden von Kontakten, welche jede aktive Fläche kontaktieren und sich durch das Verpackungsmaterial erstrecken.
  24. Das Verfahren von Anspruch 22, weiterhin umfassend: Verdünnen des Substrats.
  25. Das Verfahren von Anspruch 24, weiterhin umfassend: Abscheiden von rückseitigem Metall, welches das Substrat kontaktiert.
  26. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines aus der Gruppe von einem Plasmapolymer und einer amorphen Anorganik oder eines keramischen Kohlenstoffes umfasst.
  27. Das Verfahren von Anspruch 26, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines Parylenes umfasst.
  28. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines Verpackungsmaterials umfasst, welches einen Wärmeausdehnungskoeffizienten zwischen etwa 2 bis 3 ppm/K hat.
  29. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden eines Verpackungsmaterials umfasst, welches eine Schmelztemperatur von über 370°C hat.
  30. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden einer amorphen Anorganik oder eines keramischen Kohlenstoffes umfasst.
  31. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden des Verpackungsmaterials bei Raumtemperatur umfasst.
  32. Das Verfahren von Anspruch 22, wobei das Abscheiden des Verpackungsmaterials ein Abscheiden des Verpackungsmaterials bis zu einer Dicke von weniger als 100 μm umfasst.
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